安全计算机模块的制作方法

本公开涉及轨道交通领域，尤其涉及安全计算机模块。

背景技术：

以高铁为代表的中国轨道交通产业，是凭实力跑出来的一张“国家名片”，创造了诸多世界“第一”、“之最”。在新一轮技术和产业竞争中，中国轨道交通产业由“跟跑”、“追赶”变为了“并跑”、“领跑”。轨道交通装备制造业成为我国高端装备制造领域自主创新程度最高、国际竞争力最强、产业带动效应最明显的行业之一，然而，相关的atp、列控信号设备等虽然实现了自主化设计研发、生产制造，但是，所有硬件产品的元器件约90％以上仍然依靠国外进口元器件，只有极少数的电阻元器件实现了纯国产化。

技术实现要素：

本公开实施例提供了一种安全计算机模块，包括二取二结构，所述二取二结构包括第一通道、第二通道，以及连接器，其中：

每个通道分别包括中央处理单元cpu、现场可编程门阵列fpga、本地输入输出lio低速并行总线和pcie高速串行总线；

所述连接器分别连接所述第一通道和第二通道中的fpga；

所述lio低速并行总线和pcie高速串行总线，均设置为供所述cpu和fpga之间进行通讯。

一种示例性的实施例中，上述装置还具有下面特点：

所述连接器包括隔离容耦；

所述隔离容耦，设置为供所述第一通道和第二通道进行数据通信和数据同步。

一种示例性的实施例中，上述装置还具有下面特点：每个通道还包括2路以太网接口；

其中，以太网接口包括phy芯片。

一种示例性的实施例中，上述装置还具有下面特点：所述每个通道还分别包括电源单元；

所述电源单元包括cpu电源子单元、fpga电源子单元和以太网接口电源子单元；

所述cpu电源子单元，设置为将24v输入电压转换为5v后，再将5v电压分别转换成2.5v、1.15v、0.75v、1.1v、1.5v、3.3v分别给本通道中的所述cpu中的rtc、cpu核电源、ddr3的参考电源和终端、cpu的rsm域、ddr3io电源及ddr3芯片、rsm域io电源和cpu的soc域io电源供电；

所述pfga电源子单元，设置为将24v输入电压转换为5v后，再将5v电压分别转换成0.9v、1.2v、2.5v和3.3v分别给本通道中的fpga的内核、serdes/pcie接口的内核、serdes/pcie接口、jtag/pll/adc/io接口供电；

所述以太网接口电源子单元，设置为将24v输入电压转换成3.3v给本通道中的以太网接口的phy芯片供电。

一种示例性的实施例中，上述装置还具有下面特点：

所述cpu电源子单元包括电源芯片sya18303fca、sy8816dfc、sy6355dbc、sy98003aqnc；

所述sya18303fca，设置为将24v输入电压转换成5v电压输出；

所述sy8816dfc，设置为将5v输入电压转换成1.15v电压输出；

所述sy6355dbc，设置为将5v输入电压转换成0.75v电压输出；

所述sy98003aqnc，设置为将5v输入电压分别转换成1.1v、1.5v和3.3v电压输出；

所述fpga电源子单元包括电源芯片sya18303fca、sy98003aqnc；

所述sya18303fca，设置为将24v输入电压转换成5v电压输出；

所述sy98003aqnc，设置为将5v输入电压分别转换成0.9v、1.2v、2.5v和3.3v电压输出；

所述以太网接口电源子单元包括wrb2403s-3wr2；

所述wrb2403s-3wr2，设置为将24v输入电压转换成3.3v电压输出。

一种示例性的实施例中，上述装置还具有下面特点：

所述每个通道还分别包括复位逻辑单元；

所述复位逻辑单元，设置为对各电源芯片的输出电压进行欠压和过压监控，当任意电压小于或大于预设值时对与该电压对应的cpu或fpga通过对应的电源芯片的pg信号进行复位；还设置为对本通道的cpu进行监控，当cpu程序跑飞后对cpu进行复位。

一种示例性的实施例中，上述装置还具有下面特点：所述复位逻辑单元包括sgm706监控芯片、7个与逻辑芯片；

所述sy8816dfc、sy6355dbc、除去给cpu的rsm域供电的sy98003aqnc之外的sy98003aqnc的pg信号输出端以及所述sgm706监控芯片的手动复位输出端imr_rst与第一与逻辑芯片的输入端连接；

给cpu的rsm域供电的sy98003aqnc的pg信号输出端与第二与逻辑芯片的输入端连接；

第二与逻辑芯片的输出端与所述cpu的复位输入端rtc_rsmrstn连接；

所述sy98003aqnc的pg信号输出端与第三与逻辑芯片的输入端连接；

第一与逻辑芯片的输出端、第二与逻辑芯片的输出端与第四与逻辑芯片的输入端连接；

第三与逻辑芯片的输出端、所述fpga的配置完成端cfg_done与第五与逻辑芯片的输入端连接；

第四与逻辑芯片的输出端、第五与逻辑芯片的输出端与第六与逻辑芯片的输入端连接；

第六与逻辑芯片的输出端与所述fpga的rst连接；

所述cpu的lio与所述fpga的feedwd逻辑模块连接，以实现喂狗功能；所述fpga的softwd逻辑模块、所述第六与逻辑芯片的输出端与第七与逻辑芯片的输入端连接；

所述第七与逻辑芯片的输出端与所述cpu的系统复位输入端acp1_sysrstn连接。

一种示例性的实施例中，上述装置还具有下面特点：

每个通道还包括4路串行高速mlvds总线。

一种示例性的实施例中，上述装置还具有下面特点：

所述cpu为龙芯2k1000i；所述fpga为京微齐力公司p系列的p1p060。

本公开实施例提出的一种安全计算机模块，可以作为各种轨道产品的主控计算机模块；并且，cpu与fpga之间采用低速lio并行总线+高速pcie串行总线相结合的通信方式，cpu通过lio总线处理低速数据和dma控制器通过pcie总线处理高速大数据量可以同步进行，大大提高了cpu与fpga之间的通信效率。

附图说明

图1为本公开实施例的安全计算机模块的示意图。

图2为本公开实施例的安全计算机模块逻辑框图。

图3为本公开实施例的电源分配图。

图4为本公开实施例的复位逻辑图。

具体实施方式

下文中将结合附图对本公开的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

图1为本公开实施例的安全计算机模块的示意图，如图1所示，本实施例的安全计算机模块包括二取二结构，所述二取二结构包括第一通道、第二通道，以及连接器，其中：

每个通道分别包括中央处理单元cpu、现场可编程门阵列fpga、本地输入输出lio低速并行总线和pcie高速串行总线；

所述连接器分别连接所述第一通道和第二通道中的fpga；

所述lio低速并行总线和pcie高速串行总线，均设置为供所述cpu和fpga之间进行通讯。

一种示例性的实施例中，所述连接器包括隔离容耦；

所述隔离容耦，设置为供所述第一通道和第二通道进行数据通信和数据同步。

其中，容耦是内部通过电容的方式进行隔离的隔离器件，不是简单的隔离电容，可称为容耦。容耦的作用是：隔离，作为数据传输的物理通道。

一种示例性的实施例中，每个通道还包括2路以太网接口；

其中，以太网接口包括phy芯片。以太网接口还包括：cpu的mac控制器、隔离变压器等整个以太网物理链路部分。

一种示例性的实施例中，所述每个通道还分别包括电源单元；

所述电源单元包括cpu电源子单元、fpga电源子单元和以太网接口电源子单元；

所述cpu电源子单元，设置为将24v输入电压转换为5v后，再将5v电压分别转换成2.5v、1.15v、0.75v、1.1v、1.5v、3.3v分别给本通道中的所述cpu中的rtc、cpu核电源、ddr3的参考电源和终端、cpu的rsm域、ddr3io电源及ddr3芯片、rsm域io电源和cpu的soc域io电源供电；

所述pfga电源子单元，设置为将24v输入电压转换为5v后，再将5v电压分别转换成0.9v、1.2v、2.5v和3.3v分别给本通道中的fpga的内核、serdes/pcie接口的内核、serdes/pcie接口、jtag/pll/adc/io接口供电；

所述以太网接口电源子单元，设置为将24v输入电压转换成3.3v给本通道中的以太网接口的phy芯片供电。

其中，0.9v给fpga内核和serdes/pcie接口的内核供电；1.2v/2.5v是serdes/pcie接口模拟电压。

一种示例性的实施例中，所述cpu电源子单元包括电源芯片sya18303fca、sy8816dfc、sy6355dbc、sy98003aqnc；

所述sya18303fca，设置为将24v输入电压转换成5v电压输出；

所述sy8816dfc，设置为将5v输入电压转换成1.15v电压输出；

所述sy6355dbc，设置为将5v输入电压转换成0.75v电压输出；

所述sy98003aqnc，设置为将5v输入电压分别转换成1.1v、1.5v和3.3v电压输出；

所述fpga电源子单元包括电源芯片sya18303fca、sy98003aqnc；

所述sya18303fca，设置为将24v输入电压转换成5v电压输出；

所述sy98003aqnc，设置为将5v输入电压分别转换成0.9v、1.2v、2.5v和3.3v电压输出；

所述以太网接口电源子单元包括wrb2403s-3wr2；

所述wrb2403s-3wr2，设置为将24v输入电压转换成3.3v电压输出。

一种示例性的实施例中，所述每个通道还分别包括复位逻辑单元；

所述复位逻辑单元，设置为对各电源芯片的输出电压进行欠压和过压监控，当任意电压小于或大于预设值时对与该电压对应的cpu或fpga通过对应的电源芯片的pg信号进行复位；还设置为对本通道的cpu进行监控，当cpu程序跑飞后对cpu进行复位；

其中，所述cpu程序跑飞是指cpu受到某种干扰后，程序计数器pc的值偏离了给定的唯一变化历程，导致程序运行偏离正常的运行路径。

一种示例性的实施例中，所述复位逻辑单元包括sgm706监控芯片、7个与逻辑芯片；

所述sy8816dfc、sy6355dbc、除去给cpu的rsm域供电的sy98003aqnc之外的sy98003aqnc的pg信号输出端以及所述sgm706监控芯片的手动复位输出端imr_rst与第一与逻辑芯片的输入端连接；

给cpu的rsm域供电的sy98003aqnc的pg信号输出端与第二与逻辑芯片的输入端连接；

第二与逻辑芯片的输出端与所述cpu的复位输入端rtc_rsmrstn连接；

所述sy98003aqnc的pg信号输出端与第三与逻辑芯片的输入端连接；

第一与逻辑芯片的输出端、第二与逻辑芯片的输出端与第四与逻辑芯片的输入端连接；

第三与逻辑芯片的输出端、所述fpga的配置完成端cfg_done与第五与逻辑芯片的输入端连接；

第四与逻辑芯片的输出端、第五与逻辑芯片的输出端与第六与逻辑芯片的输入端连接；

第六与逻辑芯片的输出端与所述fpga的rst连接；

所述cpu的lio与所述fpga的feedwd逻辑模块连接，以实现喂狗功能；所述fpga的softwd逻辑模块、所述第六与逻辑芯片的输出端与第七与逻辑芯片的输入端连接；

所述第七与逻辑芯片的输出端与所述cpu的系统复位输入端acp1_sysrstn连接。

一种示例性的实施例中，每个通道还包括4路串行高速mlvds总线。

一种示例性的实施例中，所述cpu为龙芯2k1000i；所述fpga为京微齐力公司p系列的p1p060。在其他一些实施例中，所述cpu和所述fpga也可以是国内其他品牌、其他系列的cpu和fpga，在此不做限定。

图2为本公开实施例的安全计算机模块逻辑框图。如图2所示，硬件设计上采用“二取二”架构，所谓“二取二”架构，指模块包括两个对称的通道，安全数据的输出需要经过两个通道的表决判断，一致方能输出；安全数据的输入需要通过两个通道的比较判断，一致方能使用。两通道均基于cpu+fpga架构进行设计，其中cpu芯片采用龙芯公司的2k1000i，作为主处理器，用来处理各种逻辑运算、控制，该cpu包括双核，主频高达800mhz，峰值运算速度8gflops，支持64位ddr3-1066内存，具有2路pcie2.0、2路rgmii千兆网接口、spi、12路uart、sdio、2路i2c、2路can、lio、4路usb2.0等丰富接口，此外，具有4个专用的gpio及56个复用gpio，非常适合于轨道交通行业的应用；fpga芯片采用京微齐力公司p(飞马)系列的p1p060，作为协处理器，用来处理各种通信接口、io接口、存储及总线协议，该fpga采用40nmcmos工艺，逻辑容量近60k等效lut4，使用了全新的lut6架构和32路全时钟网络，运行速度可达到700mhz，此外，针对高速大容量市场的应用需求，还整合了高速serdes接口，最高可达6.5gbps，1333mbps的硬核ddr2/3控制器和硬核pcie接口以及36*18的dsp处理器，足以满足轨道交通行业的主流应用。

模块包括如下主要功能：

·“二取二”架构中的两个通道通过隔离容耦π120e30实现两通道间的数据通信及同步，最高支持速率：200mbps；

·每通道cpu和fpga之间通过16bits的并行总线lio实现低速数据交互、寄存器读写操作；

·每通道cpu和fpga之间通过高速pcie总线实现大数据量的传输，支持x1、x4可配置，gen1/gen2可配置；

·每通道集成2路以太网接口，外部phy芯片yt8511通过rgmii接口连接到cpu的集成mac实现，速率：10m/100m/1000m可配置，通过背板连接外部以太网通信设备；

·每通道支持4路串行高速mlvds总线通信，选用tpt9h221l1-so1r-s实现，速率最高支持：200mbps，可通过该mlvds总线与其他模块进行通信，构建一个完善的系统单元。

·每通道集成1路usb2.0接口，用于程序的下载；

·每通道集成1路rs232接口，用于调试；

·每通道集成了fm38025t内置晶体型高精度rtc，以i2c接口连接到cpu，为系统提供时间基准，rtc配备可更换电池，保持掉电后时间运行；

·每通道集成了nst1001温度采集功能，在工业温度范围内可达±0.75℃精度，以单脉冲信号接口连接到fpga，为cpu提供系统温度信息；

·每通道内存容量为1gb，且支持扩容；

·每通道支持大容量存储，选用32gbemmc芯片femdrw032g-88a19，以4bitsdio总线与cpu的标准sdio接口连接，用于存储大数据量信息，此外，也支持0.5gbnandflash大容量存储，选用gd5f4gq4ucyig芯片实现；

·每通道支持故障信息掉电存储功能，采用bl24c16a-pars实现，容量为2kb；

图3为本公开实施例的电源分配图。电源系统作为系统能量的来源，是系统重要的组成部分。本实用新型输入电源采用工业标准的dc24v±10％，模块上的逻辑电源种类繁多，具体需要：24v、5v、3.3v、2.5v、1.5v、1.2v、1.15v、1.1v、0.9v、0.75v等多种。为保证可靠性和安全性，以及考虑到国产cpu和fpga芯片功耗偏大，而电源芯片的功率密度偏小的实际情况，对电源系统进行了合理划分，每个通道的电源系统划分为cpu相关电路电源、fpga相关电路电源及以太网通信接口电源三个部分，24v主电源具备欠压、过压、过流、过热等防护，在输入电源异常情况下保证模块不损坏，对所有其他逻辑电源均进行了欠压监控。

本公开实施例的输入电源为24v，经sy6885bqdc电源防护电路后分别输入给cpu和fpga主电源模块sya18303fca降压为各自的5v主电源。

cpu5v主电源经过负载开关sy6281aaac限流保护控制后给usb接口供电；经电阻分压为2.5v后给cpu的rtc部分供电；经sy8816dfc实现5v转1.15v，给cpu核电源供电；经过sy6355dbc实现ddr3的0.75v参考电源和终端匹配电源；经过sy98003aqnc实现其他低压电源转换：1.1v、1.5v和3.3v，其中1.1v分2个，1个给cpu的rsm域供电，1个给cpu的pcie/sata、pll供电，1.5v给cpu的ddr3io电源及ddr3芯片供电，3.3v也分2个，1个给cpu的rsm域io电源供电，1个给cpu的soc域io电源供电。

fpga5v主电源经过sy98003aqnc实现低压电源转换：0.9v、1.2v、2.5v和3.3v。0.9v用于fpga内核、serdes/pcie供电；1.2v用于serdes/pcie供电；2.5v用于serdes/pcie供电；3.3v用于jtag/pll/adc/io供电。

此外，以太网phy芯片3.3v供电电源经过金升阳的3w宽输入电压范围(2:1)稳压隔离电源wrb2403s-3wr2实现。

cpu各电源的上电时序设计为：

5v→2.5v→1.1v_rsm→3.3v_rsm→3.3v_cpu→1.5v→0.75v→1.1v_p→1.15v。

fpga各电源的上电时序设计为：

5v→0.9v→3.3v→1.2v→2.5v。

图4为本公开实施例的复位逻辑图。复位逻辑的作用是为模块提供初始化运行条件，异常情况下保证模块处于已知状态，保证模块正常运行的关键。本实用新型为保证可靠性和安全性，对复位系统进行了强化，对所有逻辑电源进行了欠压复位监控，并通过fpga实现软看门狗，监控cpu的运行，保证在任何一个逻辑电压异常或cpu程序跑飞后对系统进行强制复位，确保系统的安全。

图4中由sgm706监控芯片实现手动复位和24v欠压监控功能，其它所有板载逻辑电源的监控通过各自电源芯片的pg输出信号实现，再通过逻辑“与”芯片sgm7sz08通过逻辑组合实现各类复位信号，任意电压跌落到阈值外都会触发系统复位。

cpu相关部分的电压监控结果及手动复位信号经“与”逻辑后生成\cpu_pwrmon复位信号，fpga相关部分的电压监控结果及\fpga_cfgdone信号经“与”逻辑后生成\fpga_mon复位信号，\cpu_pwrmon复位信号和\fpga_mon复位信号经“与”逻辑后生成\cpu_fpga_mon复位信号，该信号直接作为fpga的全局逻辑复位信号，用于fpga内部总体逻辑的复位；\cpu_fpga_mon复位信号和fpga内部软看门狗逻辑输出\fpga_wd信号经“与”逻辑后生成\cpu_sys_rst复位信号，用于cpu系统复位输入；此外，cpu的rsm域相关电源监控结果经“与”逻辑后生成\cpu_rsmrst信号，用于cpursm域逻辑部分的复位。

本公开实施例的安全计算机模块采用全国产化器件实现“二取二”架构的安全计算机模块，真正做到完全自主可控；cpu与fpga之间采用低速lio并行总线+高速pcie串行总线相结合的通信方式，cpu通过lio总线处理低速数据和dma控制器通过pcie总线处理高速大数据量可以同步进行，大大提高了cpu与fpga之间的通信效率，且pcie可以配置为x1和x4模式，灵活易用；并且接口丰富，可扩展性强：模块外设接口非常丰富，且可以通过cpu自带的2路pcie接口中的1路进一步扩展外设接口，比如：usb接口、以太网接口、串口等；电源管理方案简单实用：本实用新型采用各电源芯片自带的pg信号满足了cpu和fpga各电源对上电时序的要求；且实现了对所有电源的过压、欠压监控功能，省去了大量电源排序控制、监控芯片的使用，简化了系统设计。

本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本公开不限制于任何特定形式的硬件和软件的结合。

以上仅为本公开的优选实施例，当然，本公开还可有其他多种实施例，在不背离本公开精神及其实质的情况下，熟悉本领域的技术人员当可根据本公开作出各种相应的改变和变形，但这些相应的改变和变形都应属于本公开所附的权利要求的保护范围。