片上系统设备、计算系统以及存储器设备的制作方法

1.本公开总体上涉及数字逻辑功率管理。更具体地(但不排他地)本公开涉及在不同功率状态中的计算系统和组件的配置。


背景技术：

2.先进的片上系统(soc)可以包括相对较大的片上静态随机存取存储器(sram)的存储器阵列，其中这种sram存储器阵列在激活时(当被存取时)与高功率需求相关联。在低负载状况期间，这种sram存储器阵列的大部分可以被放置在称为保持的低功率状况中，其中每个存储器阵列的数据内容被保留，而不需要相对应的存储器阵列快速响应存储器存取请求。通过在保持期间减少施加到相关sram存储器阵列的电压，可以显著减少与相关sram存储器阵列相关联的漏电流。


技术实现要素：

3.本公开的目的是提供片上系统设备、计算系统以及存储器设备，以至少部分地解决现有技术中存在的问题。
4.本公开的一方面提供了一种片上系统设备，包括：一个或多个处理器；存储器，被耦合到一个或多个处理器并且具有多个存储器电路，其中，多个存储器电路中的每个相应的存储器电路被耦合到用于相应的存储器电路的相应的镇流器驱动器以及相应的激活存储器信号开关；以及一个或多个电压调节器，被耦合到镇流器驱动器栅极节点以及相应的存储器电路中的至少一个存储器电路的偏置节点。
5.根据一个或多个实施例，其中一个或多个电压调节器中的每个电压调节器是低压降调节器。
6.根据一个或多个实施例，其中，在操作中，用于相应的存储器电路的相应的激活存储器信号开关使得相应的存储器电路在针对相应的存储器电路的激活状态与针对相应的存储器电路的保持状态之间转换。
7.根据一个或多个实施例，其中多个存储器电路中的每个相应的存储器电路经由相应的存储器电路的相应的偏置节点耦合到相应的电压调节器，并且其中相应的电压调节器的输出被耦合到用于相应的存储器电路的相应的镇流器驱动器的栅极节点。
8.根据一个或多个实施例，其中被耦合到多个存储器电路的一个或多个电压调节器是公共电压调节器，公共电压调节器被耦合到用于多个存储器电路中的每个存储器电路的每个相应的镇流器驱动器的相应的栅极节点。
9.根据一个或多个实施例，其中多个存储器电路包括第一组存储器电路和附加存储器电路，其中附加存储器电路的偏置节点被耦合到公共电压调节器的公共偏置节点，并且其中附加存储器电路在操作中被维持在保持状态中。
10.根据一个或多个实施例，其中附加存储器电路具有的尺寸小于第一组存储器电路中的任何存储器电路的尺寸。
11.根据一个或多个实施例，其中第一组存储器电路中的至少一个存储器电路的偏置节点经由第一开关耦合到公共电压调节器的公共偏置节点，并且其中在操作中，第一开关响应于用于至少一个存储器电路的相应的激活存储器信号开关的断开而闭合。
12.根据一个或多个实施例，片上系统设备包括：延迟电路装置，被耦合到开关，其中在操作中延迟电路装置响应于至少一个存储器电路的相应的激活存储器信号开关的断开而延迟第一开关的闭合。
13.根据一个或多个实施例，其中多个存储器电路包括第一组存储器电路以及附加存储器电路，附加电路在操作期间被维持在保持状态中，其中片上系统设备包括控制逻辑，控制逻辑被耦合到用于第一组存储器电路的至少一个存储器电路的激活存储器信号开关以及在附加存储器电路的偏置节点与至少一个存储器电路的偏置节点之间耦合的第一开关，并且其中在操作中控制逻辑至少部分地基于在附加存储器电路的偏置节点处的电压处于在至少一个存储器电路的偏置节点处的电压的阈值范围内，来闭合第一开关。
14.根据一个或多个实施例，其中多个存储器电路包括静态随机存取存储器阵列。
15.根据一个或多个实施例，其中用于多个存储器电路的相应的镇流器驱动器被嵌入到多个存储器电路内，并且被分布到多个存储器电路内。
16.本公开的另一方面提供了一种计算系统，包括：一个或多个处理器；存储器，被耦合到一个或多个处理器并且具有多个存储器电路，其中，多个存储器电路中的每个相应的存储器电路被耦合到用于相应的存储器电路的相应的镇流器驱动器以及相应的激活存储器信号开关；以及一个或多个电压调节器，被耦合到镇流器驱动器栅极节点以及相应的存储器电路中的至少一个存储器电路的偏置节点。
17.根据一个或多个实施例，其中一个或多个电压调节器中的每个电压调节器是低压降调节器(ldo)。
18.根据一个或多个实施例，其中多个存储器电路中的每个相应的存储器电路经由相应的存储器电路的相应的偏置节点耦合到相应的电压调节器，并且其中相应的电压调节器的输出被耦合到用于相应的存储器电路的相应的镇流器驱动器的栅极节点。
19.根据一个或多个实施例，其中被耦合到多个存储器电路的一个或多个电压调节器是公共电压调节器，公共电压调节器被耦合到用于多个存储器电路中的每个存储器电路的每个相应的镇流器驱动器的相应的栅极节点。
20.根据一个或多个实施例，其中多个存储器电路包括第一组存储器电路以及附加存储器电路，其中附加存储器电路的偏置节点被耦合到公共电压调节器的公共偏置节点，并且其中附加存储器电路在操作中被维持在保持状态中。
21.根据一个或多个实施例，其中第一组存储器电路中的至少一个存储器电路的偏置节点经由第一开关耦合到公共电压调节器的公共偏置节点，并且其中在操作中，第一开关响应于用于至少一个存储器电路的相应的激活存储器信号开关的断开而闭合。
22.根据一个或多个实施例，其中多个存储器电路包括多个存储器阵列。
23.本公开的又一方面提供了一种存储器设备，包括：多个存储器电路，其中多个存储器电路中的每个相应的存储器电路被耦合到用于相应的存储器电路的相应的镇流器驱动器和相应的激活存储器信号开关，并且其中在操作中，用于相应的存储器电路的相应的激活存储器信号开关使得相应的存储器电路在针对相应的存储器电路的激活状态与针对相
应的存储器电路的保持状态之间转换；以及一个或多个电压调节器，被耦合到在镇流器驱动器栅极节点以及相应的存储器电路中的至少一个存储器电路的偏置节点。
24.根据一个或多个实施例，其中多个存储器电路中的每个相应的存储器电路经由相应的存储器电路的相应的偏置节点耦合到相应的电压调节器，并且其中相应的电压调节器的输出被耦合到用于相应的存储器电路的相应的镇流器驱动器的栅极节点。
25.根据一个或多个实施例，其中被耦合到多个存储器电路的一个或多个电压调节器是公共电压调节器，公共电压调节器具有被耦合到用于多个存储器电路中的每个存储器电路的每个相应的镇流器驱动器的相应的栅极节点的输出。
26.根据一个或多个实施例，其中多个存储器电路包括第一组存储器电路以及附加存储器电路，其中附加存储器电路的偏置节点被耦合到公共电压调节器的公共偏置节点，并且其中附加存储器电路在操作中被维持在保持状态中。
27.根据一个或多个实施例，其中第一组存储器电路中的至少一个存储器电路的偏置节点经由第一开关耦合到公共电压调节器的公共偏置节点，并且其中在操作中，第一开关响应于用于至少一个存储器电路的相应的激活存储器信号开关的断开而闭合。
28.利用本公开的实施例可以在维持选择性地确定哪些单独存储器阵列进入保持状态的能力的同时实现显著的面积节省。
附图说明
29.图1是包括在多处理器计算系统内的静态随机存取存储器(sram)的示例性配置的框图。
30.图2描绘了已知的sram配置，包括耦合的多个不同大小的存储器阵列。
31.图3a和3b示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的实施例。
32.图4示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的附加的实施例。
33.图5示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的附加的实施例。
34.图6示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的附加的实施例。
35.图7示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的附加的实施例。
36.图8示出了根据本文描述的技术的耦合的多个不同大小的存储器阵列的附加的实施例。
37.图9描绘了根据本文描述的技术的表示示例性存储器单元阵列的框图。
38.图10是根据本文描述的技术的利用存储器阵列管理的电子设备或系统的实施例的功能性框图。
具体实施方式
39.在下文的描述中，提出了某些细节以提供对设备、系统、方法和物品的各种实施例
的透彻理解。然而，本领域技术人员将会理解的是，可以在没有这些细节的情况下实施其他实施例。在其它实例中，例如与电路(例如晶体管、集成电路、逻辑门、存储器、接口、总线系统等)相关联的已知结构和方法没有在一些附图中被详细示出或描述，以避免不必要地模糊对实施例的描述。
40.除非本文另有要求，否则在整个说明书和随后的权利要求中，词语“包括”及其变型(诸如“包括了”和“包括有”)应该以开放、包容的含义解释，即“包括但不限于”。对“至少一个”的引用应该被解释为意味着析取和包含中的一种或两种，除非本文另有指示。
41.在整个说明书中，对“一个实施例”或“一种实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，在整个说明书的各个位置出现的短语“在一个实施例中”或“在一种实施例中”不一定指相同实施例或所有实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何适当的方式组合以获得进一步的实施例。
42.提供标题仅是为了方便，而不解释本公开的范围或含义。
43.附图中元件的尺寸和相对位置不一定按比例绘制。例如，各种元件的形状和角度没有按比例绘制，并且这些元件中的一些元件被放大和定位以改善附图的易读性。此外，所绘制的元件的特定形状不一定旨在传达关于特定元件的实际形状的任何信息，而仅是为了便于在附图中识别而选择。
44.应该理解的是，尽管本文中提出的各种技术的描述主要引用了涉及存储单元阵列(诸如sram存储器阵列)的示例，但是这种技术可以适用于各种存储器电路，并且实际上适用于各种其它数字逻辑电路，其中多个功率状态可以被维持和/或以其他方式利用。例如，采用一个或多个触发器来保留数据的状态机或其他数字电路可以采用本文所述的一种或多种技术，采用保持在不同功率状态(例如，与各种操作模式、激活状态、待机状态、自检状态等相关联的功率状态)的多个数字逻辑电路的系统可以采用本文公开的一种或多种技术等。
45.图1描绘了被包括在多处理器soc 110中的sram的示例性配置，其中sram由多个不同大小的存储单元的阵列组成。如本文所使用的，术语存储器阵列和存储器单元阵列可以互换地使用。存储器阵列被组织成多个行和列。在所描绘的配置中，第一多核心处理器120a包括四个不同的处理核心(分别被标识为核心1 121、核心2 122、核心3 123和核心4 124)，每个处理核心具有64kb的指令高速缓存和64kb的数据高速缓存。特别地，核心1 121与指令高速缓存121i和数据高速缓存121d相关联；核心2 122与指令高速缓存122i和数据高速缓存122d相关联；核心3 123与指令高速缓存123i和数据高速缓存123d相关联；以及核心4 124与指令高速缓存124i和数据高速缓存124d相关联。此外，多核心处理器120a包括共享的256kb的指令高速缓存130i和共享的256kb的数据高速缓存130d，这两个高速缓存都由核心1、核心2、核心3和核心4中的每个核心共享使用。
46.类似地，同样在图1的所描绘的配置中，第二多核心处理器120b包括附加的四个不同的处理核心(分别被标识为核心5 125、核心6126、核心7 127和核心8 128)，每个附加的处理核心具有128kb的指令高速缓存和128kb的数据高速缓存。特别地，核心5 125与指令高速缓存125i和数据高速缓存125d相关联；核心6 126与指令高速缓存126i和数据高速缓存126d相关联；核心7 127与指令高速缓存127i和数据高速缓存127d相关联；核心8 128与指
令高速缓存128i和数据高速缓存128d相关联。此外，处理器120b包括共享的1mb的指令高速缓存140i和共享的1mb的数据高速缓存140d，这两个高速缓存都由核心5、核心6、核心7和核心8中的每个核心共享使用。
47.因此，soc 110总共包括八个64kb的sram存储器阵列、八个128kb的sram存储器阵列、两个256kb的sram存储器阵列、以及两个1mb的sram存储器阵列，以供在两个多核心处理器120a与120b之间的总共八个不同的处理核心使用。应该理解的是，soc 110可以包括为了清晰起见而未示出的附加的部件(例如，一个或多个图形处理单元、图形和/或存储器接口、i/o接口、次级存储部件、模拟和/或数字信号处理部件等)。
48.在诸如图2中所描绘的soc配置内，多个不同大小的存储器阵列中的每个存储器阵列可以共享公共的偏置节点。在所描绘的配置中，单个电压调节器201经由公共的偏置节点212耦合到所有多个多存储器阵列(特别地，八个64kb的存储器阵列202a至202h、八个128kb存储器阵列204a至204h、两个256kb的存储器阵列206a至206b以及两个1mb的存储器阵列208a至208b)，并且在这样的存储器阵列处于保持的状态中时，单个电压调节器201向所有这些多存储器阵列提供电流。当激活存储器信号sw经由存储器激活开关210被切换到高电平以使这样的存储器阵列脱离保持时，公共偏置节点212被拉至接地，增加通过所有存储器阵列的电流，并且针对激活存取准备这些存储器阵列。然而，经由公共偏置节点212提供给调节器201的反馈因此被中断。当激活存储器信号sw从高电平转换到低电平时，调节器必须快速返回操作，这需要高带宽环路。因为单个调节器201的输出不补偿在过程、操作电压和温度中的变化，因此存储器阵列204的存储器单元、调节器201以及开关210通常被过度设计，以在最坏的可能状况中操作。此外，应该理解的是，在图2的配置中，单个存储器阵列可能不会进入保持状态；相反，所有被耦合的存储器阵列要么处于保持状态，要么处于激活状态，这由经由存储器激活开关210的激活存储器信号sw确定。
49.图3a和图3b提出了根据本文描述的技术的实施例的部分示意图，其中多个(二十个)不同大小的存储器单元阵列(八个64kb的存储器阵列302a至302h、八个128kb的存储器阵列310a至310h、两个256kb的存储器阵列318a至318b、以及两个1mb的存储器阵列330a至330b)被耦合到其自身相应的电压调节器334，该电压调节器334具有被耦合到用于相应的存储器阵列的偏置节点的输入以及被耦合到相应的镇流器驱动器338的相应的栅极节点的输出。至少在所描绘的实施例中，电压调节器338可以是低压降调节器(ldo)，一种被设计成以极低的输入
‑
输出电压差(压降)来操作的线性电压调节器，以使在设备上作为热量耗散的功率最小化。与dc
‑
dc开关变换器相比，ldo调节器通常不生成纹波，这是因为需要少量的外部无源部件。在所描绘的实施例中，相应的电压调节器有助于在宽范围的负载状况中维持高面积效率，通过控制在这些存储器阵列中的每个存储器阵列中的分布式镇流器来提供小存储器阵列唤醒和保持的粒度。这种实施例使得保持到存取具有高效的电流泄漏恢复。
50.在所描绘的实施例中，八个64kb的存储器阵列302a至302h各自被耦合到相应的ldo 304a至304h以及激活存储器信号开关306a至306h，激活存储器信号开关控制针对各自对应的被耦合的存储器阵列的进入保持和退出保持。八个128kb的存储器阵列310a至310h中的每个存储器阵列类似地被耦合到相应的ldo 312a至312h以及相应的激活存储器信号开关314a至314h。以类似的方式，两个256kb的存储器阵列318a至318b中的每个存储器阵列都被耦合到相应的ldo 320a至320b以及相应的激活存储器信号开关322a至322b；两个1mb
的存储器阵列330a至330b中的每个存储器阵列都被耦合到相应的ldo 332a至332b以及相应的激活存储器信号开关338a至338b。与图2的配置(其中单个信号sw激活或保持全部存储器阵列202a
‑
h、204a
‑
h、206a
‑
b和208a
‑
b或不保持任何存储器阵列)形成显著对比，应该理解的是，存储器阵列中的每个存储器阵列或所描绘的实施例的实例可以经由其对应的激活存储器信号开关来单独地被激活或被保持。
51.图3b提供了被耦合到1mb的存储器阵列330a的ldo结构332a的更精细的示意图。经由开关340a，针对存储器阵列330a的进入和退出保持由激活存储器信号sw
19
控制。存储器阵列330a被耦合到ldo结构332a，ldo结构332a包括在偏置节点336a与镇流器驱动器338a之间耦合的差分放大器334a。尽管还描绘了第二1mb的存储器阵列308b，但是为了清楚起见，省略了被耦合到存储器阵列308b的相应的ldo结构。应该理解的是，在本实施例中，第二ldo结构332b被耦合到第二1mb的存储器阵列330b，并且对应的ldo结构304a
‑
h、312a
‑
h和320a
‑
b(分别被耦合到单独的存储器阵列302a
‑
h、310a
‑
h和318a
‑
b)中的每个ldo结构都包括类似于关于ldo结构332a所描绘的结构和部件。每个存储器实例都具有小的镇流器驱动器(例如，镇流器驱动器338a)。随着存储器实例的尺寸增大，被耦合的镇流器驱动器晶体管的尺寸也增加。小的实例具有较小的驱动器，这有助于避免由于过度设计而造成的面积损失。
52.在由图4所图示的附加实施例中，小的镇流器驱动器分别被耦合到存储器阵列302a至302h、310a至310h、318a至318b以及330a至330b中的每个存储器阵列，并且由公共低功率差分放大器410驱动。与图3中描绘的实施例相反，单独的相应的ldo结构(包括单独的差分放大器以及相应的镇流器驱动器)不耦合到每个存储器阵列，并且因此图4的实施例可以在维持选择性地确定哪些单独存储器阵列进入保持状态的能力的同时实现显著的面积节省。在该实施例中，假设存储器阵列的一个集群(例如，一组存储器阵列，诸如64kb的存储器阵列302)在其它实例之前进入保持，并且因此可以作为参考发生器来为其他集群产生v
bias
。为了便于说明，假设在其他存储器阵列之前进入保持状态的存储器阵列集群是存储器阵列302。然而，在一些实施例中，可以假设不同的存储器阵列(诸如存储器阵列310)在其它存储器阵列之前进入保持状态。如果存储器阵列310在任何块之前进入保持模式，那么它充当v
bias
参考发生器，这是因为还没有其他块处于保持状态。在一些实施例中，当多个存储器阵列的第一存储器阵列(例如，存储器阵列302、310、318或330)进入保持阶段时，可以提供开关以将该存储器阵列的偏置节点(参见图6的开关624、626)耦合到镇流器驱动器以提供参考电压。可以采用延迟电路(参见图7的延迟块710)来交错存储器阵列进入保持模式的定时。
53.如图所示，图4的实施例可以被视为提供用于调节v
bias
的闭环控制(诸如关于64kb的存储器阵列302和差分放大器410)以及开环控制(诸如关于差分放大器410结合128kb的存储器阵列310a至310h、256kb的存储器阵列318a
‑
b和/或1mb的存储器阵列330a至330b)。通常，采用具有高操作带宽的差分放大器来适应在保持模式中的存储器数量的快速改变。
54.在由图5所图示的附加实施例中，多个存储器阵列附加地包括被耦合到差分放大器510的1kb的副本存储器阵列515。副本存储器阵列515可以是具有与被耦合到差分放大器510的大的存储器阵列相似或相同的拓扑的小的存储器阵列，并且副本存储器阵列515可以被利用以便将ldo维持在激活状态中，同时将偏置节点电压v
bias
维持在接近用于分布式镇流器驱动器所需的参考电压的电压处。副本阵列515在闭环中操作，向分布式镇流器提供栅
极偏置，并且为那些在开环模式中操作的存储器阵列(存储器阵列302、310、318和330)设置偏置电压。如在图3至图4的实施例中所述，针对每个相应的存储器阵列的进入保持和退出保持由对应的激活存储器信号sw1至sw
20
控制。至少在所描绘的实施例中，其中源极偏置nmos晶体管530a、532a、534a、536a和538a是经由v
bias
控制的，并且其中副本存储器阵列515的拓扑可以与附加存储器阵列302a至302h、310a至310h、318a至318b以及330a至330b的拓扑基本相同，当副本存储器阵列515在保持状态中时，在指示节点520、522、524和526处的电压可以被维持为基本上等于在差分放大器510的输入处的指示的gndxd电压。这有助于使用具有较低操作带宽的差分放大器。
55.在由图6所图示的附加实施例中，副本存储器阵列615在ldo结构605的闭环中操作，副本阵列615的偏置节点被耦合到公共偏置节点或线路gndxd。ldo结构605被耦合到两个存储器实例，如sram实例620和630所示。sram实例620包括第一存储器阵列622以及分布式镇流器驱动器626a至626n；sram实例630包括第二存储器阵列632以及分布式镇流器驱动器636a至636n。存储器阵列622和632的每列可以分别具有对应的分布式镇流器驱动器626i、636i。非副本存储单元阵列622和632的分布式镇流器驱动器626i、636i被包括在ldo结构605的闭环中，而这些存储单元阵列处于保持状态。反馈晶体管开关624和634分别在ldo结构605的公共偏置节点或线路gndxd与每个非副本存储单元阵列622和632的相应的偏置节点或线路gndx1、gndx2之间耦合；在本实施例中，反馈晶体管开关通过允许对偏置节点gndxd以及分别对偏置节点gndx1和gndx2中的每个节点进行物理短路，来为ldo结构605提供了更好的反馈回路控制。关于sram实例620，当源极偏置控制sbc1变高并且源极偏置控制关断sbco1变低时，反馈晶体管开关624闭合，从而使存储器阵列622处于保持状态。相反地，当源极偏置控制关断sbco1变高(针对主动存取而准备存储器阵列622)、sbc1变低时，断开反馈晶体管开关624，直到存储器阵列622再次处于保持状态为止。sbc1和sbco1的状态通常被控制以避免开关624和625二者同时闭合，以便避免在ldo结构605内的反馈干扰。以类似的方式，关于sram实例630，当源极偏置控制sbc2变高并且源偏置控制关断sbco2变低时，反馈晶体管开关634闭合，从而使存储器阵列632处于保持状态。相反地，当源级偏置控制关断sbco2变高(针对主动存取而准备存储器阵列632)、sbc2变低时，断开反馈晶体管开关634，直到存储器阵列632再次处于保持状态为止。再次，sbc2和sbco2的状态通常被控制以避免开关624和625二者同时闭合，以避免在耦合ldo结构605内的反馈干扰。
56.在由图7所图示的附加实施例中，图6的实施例已经被修改为包括与反馈晶体管开关634的控制信号sbc2串联的可选的延迟电路装置块710。延迟电路装置块710在存储器阵列632被主动地存取以及随后被置于保持状态的时间之间提供时间缓冲，使得存储器阵列632的偏置节点的电压v
bias
被允许稳定到保持电平，从而避免ldo结构605的反馈干扰。应该理解的是，在各种实施例中，这种延迟块可以类似地与对应于一个或多个附加存储器阵列的相应的控制信号串联耦合，诸如与反馈晶体管开关624的控制信号sbc1串联，以避免经由存储器阵列622的类似的ldo反馈干扰。对不同的存储器阵列的延迟可以是交错的，以有助于避免由于同时使大量阵列进入保持状态而干扰反馈回路。
57.在由图8所图示的附加实施例中，图6的实施例已经被修改为包括与反馈晶体管开关634的控制信号sbc2串联的可选的控制逻辑810，诸如(关于存储器阵列632)对源极偏置控制关断信号sbco2和源极偏置控制sbc2进行排序。控制逻辑810进一步被耦合到比较器
815，该比较器815将存储器阵列偏置节点gndx2的电压电平与ldo结构605的反馈电压gndxd进行比较。经由比较器使能818，控制逻辑810在存储器单元阵列从主动存取变为保持时(例如，当sbco2变低时)启用比较器815。在本实施例以及各种实施例中，源极偏置控制sbc2直到在gndxd与gndx2之间的电压差在阈值范围内时才被断定。以这种方式，ldo反馈干扰在存储器阵列632从主动存取转换到保持期间被减少。
58.本文中实施例被描述为具有多个不同大小的存储器阵列。然而，实施例可以具有多个相同大小的存储器阵列。
59.图9描绘了根据本文描述的技术的表示示例性存储器单元阵列的框图。特别地，存储器单元阵列901包括外围逻辑910、十个单独的256kb的存储器阵列(分别被标识为存储器阵列920a至920j)以及分布式镇流器驱动器930a至930e，使得用于存储器阵列920a至920j的镇流器驱动器被分布并且嵌入到存储单元阵列901内。
60.图10是示例性电子设备或系统1000的功能性框图，其中可以利用本文所述的各种实施例。系统1000例如可以用于实现卷积神经网络来分类传感器数据。应该理解的是，由于这种神经网络可能是存储器非常密集型的，因此根据神经网络的需要有效地将存储器的部分转换到保持状态和移出保持状态的能力可以提供关于这种神经网络的功率管理和整体性能的重大改善。在各种实现中，系统1000可以包括片上系统。
61.系统1000包括全局存储器1002，该全局存储器1002例如可以用作主存储器，诸如用于一个或多个神经网络处理或处理集群，以及用于一个或多个主机系统1004处理或处理集群。全局存储器1002包括存储器管理电路装置1006和一个或多个共享存储器阵列1008。应该理解的是，存储器阵列1008可以包括根据本文描述的技术的存储器单元阵列的一个或多个实例，诸如图3a至图3b和图4至他5的存储器阵列302、310、318和330、图6至图8的存储器阵列622和632以及图9的存储器单元阵列901中的一项或多项。在操作中，存储器管理电路装置1006采用一个或多个存储器管理例程来将共享存储器阵列1008的区域分配到由系统1000执行的各种处理。
62.如图所示，系统1000包括一个或多个数据移动器1010、一个或多个存储器桥1020、一个或多个传感器1030和对应的传感器接口1032、一个或多个卷积加速器引擎1040以及一个或多个连接引擎1050，这些引擎可以被实现并操作以产生分类输出1060。
63.操作中的数据移动器1010在io(例如，传感器接口1032)、存储器层次结构(例如，全局存储器1002、存储器桥1020)、卷积加速器1040以及连接引擎1050之间移动数据流。
64.在一些实施例中，系统1000可以包括比所示的更多的部件，可以包括比所示的更少的部件，可以将所示的部件拆分为单独的部件，可以组合所示的部件等，以及它们的各种组合。
65.根据至少一个实现方式，片上系统(soc)设备可以被概括为包括一个或多个处理器、耦合到一个或多个处理器并且具有多个存储器阵列的存储器、以及一个或多个电压调节器，该电压调节器被耦合到镇流器驱动器栅极节点和相应的存储器阵列中的至少一个存储器阵列的偏置节点。多个存储器阵列中的每个相应的存储器阵列可以被耦合到用于相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器。
66.一个或多个电压调节器中的每个电压调节器可以是低压降调节器(ldo)。
67.在操作中，相应的存储器阵列的相应的激活存储器信号开关可以使相应的存储器
阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
68.多个存储器阵列中的每个相应的存储器阵列可以经由相应的存储器阵列的相应的偏置节点耦合到相应的电压调节器，并且相应的电压调节器的输出可以被耦合到相应的存储器阵列的相应的镇流器驱动器的栅极节点。
69.被耦合到多个存储器阵列的一个或多个电压调节器可以是公共电压调节器，其输出被耦合到多个存储器阵列中的每个存储器阵列中的每个相应的镇流器驱动器的相应栅极节点。
70.多个存储器阵列可以包括第一组存储器阵列和附加存储器阵列。附加存储器阵列的偏置节点可以被耦合到公共电压调节器的公共偏置节点，并且在操作中，附加存储器阵列可以维持在保持状态。附加存储器阵列具有的大小可以小于第一组存储器阵列的大小。第一组存储器阵列的至少一个存储器阵列的偏置节点可以经由第一开关耦合到公共偏置节点；在操作中，第一开关可以响应于至少一个存储器阵列的相应的激活存储器信号开关的断开而闭合。soc设备可以包括被耦合到第一晶体管的源极节点的延迟电路，使得在操作中，延迟电路响应于至少一个存储器阵列的相应的激活存储器信号开关的断开而延迟第一开关的闭合。soc设备可以包括被耦合到至少一个存储器阵列的第一开关和激活存储器信号开关的控制逻辑，使得在操作中，控制逻辑至少部分地基于在附加存储器阵列的偏置节点处的电压处于在至少一个存储器阵列的偏置节点处的电压的阈值范围内来闭合第一开关。
71.多个存储器阵列可以包括静态随机存取存储器(sram)。
72.多个存储器阵列的相应的镇流器驱动器可以嵌入到多个存储器阵列内并且分布在多个存储器阵列内。
73.根据至少一个其它实现方式，计算系统可以被概括为包括一个或多个处理器、耦合到一个或多个处理器并且具有多个存储器阵列的存储器，以及一个或多个电压调节器，该电压调节器被耦合到镇流器驱动器栅极节点和相应的存储器阵列中的至少一个存储器阵列的偏置节点。多个存储器阵列中的每个相应的存储器阵列可以被耦合到用于相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器。
74.一个或多个电压调节器中的每个电压调节器可以是低压降调节器(ldo)。
75.多个存储器阵列中的每个相应的存储器阵列可以经由相应的存储器阵列的相应的偏置节点被耦合到相应的电压调节器，并且相应的电压调节器的输出可以被耦合到相应的存储器阵列的相应的镇流器驱动器的栅极节点。
76.被耦合到多个存储器阵列的一个或多个电压调节器可以是被耦合到多个存储器阵列中的每个存储器阵列中的每个相应的镇流器驱动器的相应的栅极节点的单个或公共电压调节器。
77.多个存储器阵列可以包括第一组存储器阵列和附加存储器阵列。附加存储器阵列的偏置节点可以被耦合到公共电压调节器的公共偏置节点，并且在操作中，附加存储器阵列可以维持在保持状态。第一组存储器阵列的至少一个存储器阵列的偏置节点可以经由第一开关被耦合到公共电压调节器的公共偏置节点；在操作中，第一开关可以响应于至少一个存储器阵列的相应的激活存储器信号开关的断开而闭合。
78.根据至少一个附加实施例，存储器设备可以被概括为包括多个存储器阵列和一个
或多个电压调节器，其耦合到镇流器驱动器栅极节点和相应的存储器阵列中的至少一个存储器的偏置节点。多个存储器阵列中的每个相应的存储器阵列可以被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关，使得在操作中，相应的存储器阵列的相应的激活存储器信号开关可以使相应的存储器阵列在针对相应的存储器阵列的激活状态和针对相应的存储器阵列的保持状态之间转换。
79.多个存储器阵列中的每个相应的存储器阵列可以经由相应的存储器阵列的相应的偏置节点耦合到相应的电压调节器，并且相应的电压调节器的输出可以被耦合到相应的存储器阵列的相应的镇流器驱动器的栅极节点。
80.被耦合到多个存储器阵列的一个或多个电压调节器可以是被耦合到多个存储器阵列中的每个存储器阵列中的每个相应的镇流器驱动器的相应的栅极节点的公共电压调节器。
81.多个存储器阵列可以包括第一组存储器阵列和附加存储器阵列。附加存储器阵列的偏置节点可以被耦合到公共电压调节器的公共偏置节点，并且在操作中，附加存储器阵列可以维持在保持状态中。第一组存储器阵列的至少一个存储器阵列的偏置节点可以经由第一开关被耦合到公共电压调节器的公共偏置节点，使得在操作中，第一开关响应于用于至少一个存储器阵列的相应的激活存储器信号开关的断开而闭合。
82.根据附加实现，系统可以被概括为包括一个或多个处理器；存储器，被耦合到一个或多个处理器并且具有多个存储器阵列，该存储器阵列包括第一组存储器阵列和在操作中被维持在保持状态的附加存储器阵列；电压调节器，被耦合到多个存储器阵列中的每个存储器阵列的相应的镇流器驱动器的栅极节点和附加存储器阵列的偏置节点；第一开关，在第一组存储器阵列的至少一个存储器阵列的偏置节点与附加存储器阵列的偏置节点之间耦合；以及控制逻辑，被耦合到第一开关和至少一个存储器阵列的激活存储器信号开关。多个存储器阵列中的每个相应存储器阵列可以被耦合到相应的镇流器驱动器和相应的存储器阵列的相应激活存储器信号开关。在操作中，控制逻辑可以响应于在附加存储器阵列的偏置节点处的电压处于在至少一个存储器阵列的偏置节点处的电压的阈值范围内来关断第一开关。
83.在实施例中，一种方法包括：在具有一个或多个处理核心和存储器的片上系统(soc)上执行一个或多个处理，该存储器具有多个存储器阵列，其中多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关；并且在执行一个或多个处理期间控制多个存储器阵列的相应的激活存储器信号开关，以将存储器阵列置于激活或保持操作模式下。在实施例中，存储器包括被耦合到镇流器驱动器栅极节点和相应的存储器阵列中的至少一个存储器阵列的偏置节点的电压调节器。在实施例中，多个存储器阵列中的每个相应的存储器阵列经由相应的存储器阵列的相应的偏置节点耦合到相应的电压调节器，并且相应的电压调节器的输出被耦合到相应的存储器阵列的相应的镇流器驱动器的栅极节点。在实施例中，多个存储器阵列包括第一组存储器阵列和附加存储器阵列，其中附加存储器阵列的偏置节点被耦合到公共电压调节器的公共偏置节点，并且该方法包括在执行一个或多个处理期间将附加存储器阵列维持在保持状态中。在实施例中，附加存储器阵列具有的大小小于第一组存储器阵列中的任何存储器阵列的大小。在实施例中，该方法包括响应于将至少一个存储器阵列转换为保持状态，
将第一组存储器阵列中的至少一个存储器阵列的偏置节点选择性地耦合到所述公共电压调节器的公共偏置节点。在实施例中，该方法包括延迟选择性耦合。在实施例中，该方法包括基于附加存储器阵列的偏置节点处的电压与至少一个存储器阵列的偏置节点处的电压的比较，将附加存储器阵列的偏置节点耦合到至少一个存储器阵列的偏置节点。
84.在实施例中，非暂态计算机可读介质的内容使得片上系统(soc)的计算系统执行根据本文所公开的方法的一个或多个实施例的方法。在实施例中，该内容包括当由soc执行时使得soc执行该方法的指令。
85.一些实施例可以采用计算机程序产品的形式或包括计算机程序产品。例如，根据实施例，提供了一种计算机可读介质，包括适用于执行上述方法或功能中的一个或多个方法或功能的计算机程序。介质可以是物理存储介质，诸如例如只读存储器(rom)芯片，或者磁盘，诸如数字通用盘(dvd
‑
rom)、光盘(cd
‑
rom)、硬盘、存储器、网络或者便携式介质，可以由适当的驱动器或经由适当的连接读取，包括在一个或多个条形码中编码或在一个或多个这种计算机可读介质上存储并且由适当的读取器设备可读的其他相关代码。
86.此外，在一些实施例中，一些或所有方法和/或功能可以以其他方式实现或提供，诸如至少部分地在固件和/或硬件中实现或提供，包括但不限于一个或多个专用集成电路(asic)、数字信号处理器、离散电路、逻辑门、标准集成电路、控制器(例如，通过执行适当的指令、卷积加速器，并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(fpga)、复杂可编程逻辑器件(cpld)等，以及采用rfid技术的设备及其各种组合。
87.用于追踪和/或管理数字逻辑电路(诸如sram存储器阵列)的保持电压的通常解决方案在为了保持补偿电路制造变化(或与之相关的)所需的余量的高泄漏状况中导致了各种程度的低效率。
88.提供了系统和设备，使得能够对多个数字逻辑电路(诸如多个存储器单元阵列)中的每个数字逻辑电路的保持或激活状态进行粒度控制。例如，在实施例中多个数字电路中的每个相应的数字电路被耦合到用于相应的镇流器驱动器和相应的数字电路的相应的激活信号开关。一个或多个电压调节器经由相应的数字电路中的至少一个数字电路的偏置节点耦合到多个数字电路。在操作中，用于相应的数字电路的相应的激活信号开关使得相应的数字电路在针对相应的数字电路的激活状态与针对相应的数字电路的保持状态之间转换。
89.上述各种实施例可以组合以提供进一步的实施例。如有必要，实施例的方面可以被修改，以采用各种专利、申请和出版物的概念来提供进一步的实施例。
90.可以根据上述详细描述对实施例进行这些和其他更改。通常，在以下权利要求中，所使用的术语不应该被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而应该被解释为包括所有可能的实施例以及这种权利要求有权获得的等效物的全部范围。因此，权利要求不受本公开的限制。