一种芯片系统时钟安全保障电路及芯片的制作方法

1.本发明属于芯片技术领域，特别涉及一种芯片系统时钟安全保障电路及芯片。


背景技术：

2.在芯片系统中，系统时钟是驱动整个芯片系统有序工作的源动力和节拍器，好比人体的心脏一样重要。一旦系统时钟因故障停止，将会导致芯片系统挂死，在很多涉及生命财产安全的应用场景中，系统挂死将会产生非常严重的后果。
3.在很多的soc级芯片中，芯片内部一般都会有一个或多个固定频率的时钟源，以确保系统能够正常启动。在特定场景的使用中，由于内部时钟不满足时钟频率或者时钟精度的要求，仍需通过芯片引脚外灌高频率或者高精度时钟直接或间接作为芯片系统时钟源。外部时钟一般在系统板上采用外接晶体或者振荡器来提供。相比内部时钟源，外接板级时钟源更有可能因为各种原因，比较容易出现时钟停止或者时钟不连续的故障，当系统时钟采用外部时钟直接或间接作为时钟源且外部时钟出现故障的情况下，如果不做特殊处理，会导致整个芯片系统挂死。
4.因此，亟需一种芯片系统时钟安全保障电路及芯片来解决上述技术问题。


技术实现要素：

5.针对上述问题，本发明提供了一种芯片系统时钟安全保障电路及芯片，以解决上述背景技术中提出的问题，可以在检测到外部时钟出现故障的情况下，系统时钟自动切换到内部时钟，并产生中断上报cpu处理。
6.为实现上述目的，本发明提供如下技术方案：一种芯片系统时钟安全保障电路，所述电路包括时钟选择电路、时钟失效检测电路、系统时钟选择寄存器、失效时间阈值寄存器和检测时间阈值寄存器；所述时钟选择电路输入端和时钟失效检测电路输入端均接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述时钟选择电路输入端与时钟失效检测电路输出端信号连接，所述系统时钟选择寄存器输出端、失效时间阈值寄存器和检测时间阈值寄存器均与时钟失效检测电路输入端信号连接。
7.进一步的，所述时钟选择电路包括内部低速rc振荡器、内部高速pll振荡器和第一多路选择器，所述内部低速rc振荡器输出端和内部高速pll振荡器输出端均与第一多路选择器输入端信号连接，所述第一多路选择器输入端还接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述内部高速pll振荡器输入端接入外部高速晶振输入时钟。
8.进一步的，所述第一多路选择器输出端输出系统主时钟信号。
9.进一步的，所述时钟失效检测电路包括irc时钟计数器、第一比较器、第二比较器、时钟频率检测电路、复位脉冲产生电路、第二多路选择器和时钟选择控制器；所述失效时间阈值寄存器与第一比较器输入端信号连接，所述内部低速rc振荡器输出端与irc时钟计数器输入端信号连接，所述irc时钟计数器输出端分别与第一比较器输
入端和第二比较器输入端信号连接，所述检测时间阈值寄存器与第二比较器输入端信号连接，所述内部高速pll振荡器输出端与第二多路选择器输入端信号连接，所述第二多路选择器输入端还接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述第二多路选择器输出端和第二比较器输出端均与时钟频率检测电路输入端信号连接，所述时钟频率检测电路输出端与复位脉冲产生电路输入端信号连接，所述复位脉冲产生电路输出端与irc时钟计数器输入端信号连接，所述系统时钟选择寄存器输出端和第一比较器输出端均与时钟选择控制器输入端信号连接，所述时钟选择控制器输出端与第一多路选择器输入端信号连接。
10.进一步的，所述第一比较器输出端输出故障中断信号并发送给cpu。
11.一种芯片，所述芯片设置有如上述的芯片系统时钟安全保障电路。
12.本发明的技术效果和优点：本发明通过对各时钟源的故障检测，并根据故障检测信息自动切换系统时钟到内部时钟，同时产生故障中断送给cpu处理。其中，对于时钟源的检测周期和最大失效时间，都可以通过寄存器设定，以满足不同的应用场景。通过复用系统时钟选择寄存器，用一套系统时钟失效检测电路，有效实现对多个时钟源失效的检测，大大节约了芯片面积和设计复杂度。
13.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
14.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
15.图1示出了本发明实施例的时钟选择电路框图；图2示出了本发明实施例的时钟失效检测电路框图。
具体实施方式
16.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
17.在soc级芯片系统中，系统时钟一般都会有好几种选择，一般会有一个低频内部时钟，用于系统启动。系统正常启动以后，对于高频或者高精度的应用场景，系统时钟一般可以切换到高频锁相环时钟，或者外部输入高频或者高精度时钟。锁相环时钟如果对精度有较高的要求，一般也会选择外部时钟作为时钟源来倍频处理。如果外部时钟出现故障导致时钟停止或者长时间不连续的场景，将会导致整个系统挂死。
18.因此，本发明提供了一种芯片系统时钟安全保障电路，所述电路包括时钟选择电路、时钟失效检测电路、系统时钟选择寄存器、失效时间阈值寄存器和检测时间阈值寄存
器；所述时钟选择电路输入端和时钟失效检测电路输入端均接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述时钟选择电路输入端与时钟失效检测电路输出端信号连接，所述系统时钟选择寄存器输出端、失效时间阈值寄存器和检测时间阈值寄存器均与时钟失效检测电路输入端信号连接。
19.所述时钟选择电路包括内部低速rc振荡器、内部高速pll振荡器和第一多路选择器，所述内部低速rc振荡器输出端和内部高速pll振荡器输出端均与第一多路选择器输入端信号连接，所述第一多路选择器输入端还接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述内部高速pll振荡器输入端接入外部高速晶振输入时钟。所述第一多路选择器输出端输出系统主时钟信号。
20.所述时钟失效检测电路包括irc时钟计数器、第一比较器、第二比较器、时钟频率检测电路、复位脉冲产生电路、第二多路选择器和时钟选择控制器；所述失效时间阈值寄存器与第一比较器输入端信号连接，所述内部低速rc振荡器输出端与irc时钟计数器输入端信号连接，所述irc时钟计数器输出端分别与第一比较器输入端和第二比较器输入端信号连接，所述检测时间阈值寄存器与第二比较器输入端信号连接，所述内部高速pll振荡器输出端与第二多路选择器输入端信号连接，所述第二多路选择器输入端还接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述第二多路选择器输出端和第二比较器输出端均与时钟频率检测电路输入端信号连接，所述时钟频率检测电路输出端与复位脉冲产生电路输入端信号连接，所述复位脉冲产生电路输出端与irc时钟计数器输入端信号连接，所述系统时钟选择寄存器输出端和第一比较器输出端均与时钟选择控制器输入端信号连接，所述时钟选择控制器输出端与第一多路选择器输入端信号连接。所述第一比较器输出端输出故障中断信号并发送给cpu。
21.示例性的，如图1
‑
2所示，irc_clk为系统内部rc振荡器产生的低速系统时钟，频率为固定值，可以用它作为计数器的时钟源，实现计时功能。虽然irc_clk时钟频率会随工艺参数、电压和温度有一定的频率漂移，但可以通过内置校准电路进行校准，误差可以控制在一定的精度范围内，对系统使用不会有影响。
22.本发明实施例中，第一多路选择器采用四选一多路选择器，第二多路选择器采用三选一多路选择器。
23.本发明实施例中，系统时钟选择寄存器clk_sel_reg[1:0]是用来根据系统需要，选择系统所需时钟源。当clk_sel_reg[1:0] = 0，表示选择内部时钟irc_clk作为系统时钟，时钟失效检测电路处于关闭状态；当选择非irc_clk作为系统时钟(clk_sel_reg[1:0] != 0)，时钟失效检测电路会在设定的时间内，对被选作主时钟的时钟信号进行时钟频率检测，并通过复位脉冲产生电路，产生irc时钟计数器的周期性复位信号，让它始终不超过设定的失效时间阈值。一旦主时钟失效，irc时钟计数器不会被复位，在达到失效时间阈值dis_time_reg时，比较器输出主时钟切换信号，自动把系统时钟切换为内部时钟irc_clk，并产生中断int上报系统。
[0024]
本发明实施例中，失效时间阈值寄存器dis_time_reg，用来设定系统主时钟的失效时间上限，当irc时钟计数器达到失效时间阈值时没有被复位，电路就会强制把系统时钟切换到内部时钟irc_clk，并产生中断事件。需要说明的是，失效时间阈值寄存器的位宽可
以根据系统需要来选择。
[0025]
本发明实施例中，检测时间阈值寄存器det_time_reg，用来设定对系统时钟频率检测的时间间隔，在该时间间隔内系统时钟如果存在，将根据系统时钟的频率，在检测时间间隔内，通过复位脉冲产生电路，产生一定频率的复位信号，让irc时钟计数器周期性复位，始终不超过失效时间阈值寄存器。在正常使用中，检测时间阈值寄存器的值应该小于等于失效时间阈值寄存器的值（det_time_reg <= dis_time_reg）。需要说明的是，检测时间阈值寄存器的位宽可以根据系统需要来选择。
[0026]
本发明还提供了一种芯片，所述芯片设置有如上述的芯片系统时钟安全保障电路。
[0027]
本发明通过对各时钟源的故障检测，并根据故障检测信息自动切换系统时钟到内部时钟，同时产生故障中断送给cpu处理。其中，对于时钟源的检测周期和最大失效时间，都可以通过寄存器设定，以满足不同的应用场景。通过复用系统时钟选择寄存器，用一套系统时钟失效检测电路，有效实现对多个时钟源失效的检测，大大节约了芯片面积和设计复杂度。
[0028]
需要说明的是，本发明实施例中，术语“第一”、“第二”仅仅是用于区别作用，不表示任何顺序、大小等实质性含义。
[0029]
尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。