存储装置及其操作方法与流程

存储装置及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年6月17日在韩国知识产权局提交的申请号为10
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2020
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0073643的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
3.各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储装置及其操作方法。


背景技术：

4.近来，计算机环境范例已经变成能够随时随地使用计算机系统的普适计算。因此，诸如蜂窝电话、数码相机和笔记本计算机的便携式电子装置的使用正迅速增加。这种便携式电子装置通常使用具有存储器组件的数据存储装置。数据存储装置用于存储在相关的便携式电子装置中使用的数据。
5.使用存储器组件的数据存储装置的优点在于：由于不存在机械驱动单元，稳定性和耐久性优良；信息访问速度非常快；并且功耗低。具有这些优点的数据存储装置的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡、通用闪存(ufs)装置和固态驱动器。


技术实现要素：

6.各个实施例旨在提供一种能够缩短映射数据上传时间的存储装置及其操作方法。
7.在实施例中，一种存储装置包括：包括映射数据的非易失性存储器；以及控制器，被配置为读取映射数据之中待上传的映射数据，将待上传的映射数据划分为多个映射单元，顺序地对多个映射单元进行编码，并且将已被编码的映射单元传输到主机。控制器在将在先前操作中已被编码的映射单元传输到主机的同时，对下一映射单元进行编码。
8.在实施例中，一种存储装置的操作方法包括：从非易失性存储器中读取映射数据之中待上传的映射数据；将待上传的映射数据划分为多个映射单元；以及顺序地对多个映射单元进行编码，并且将已被编码的映射单元传输到主机。在将在先前操作中已被编码的映射单元传输到主机的同时对下一映射单元进行编码。
9.在实施例中，一种控制器包括：第一内核，被配置为用作与主机的接口；存储器，包括第一缓冲器和大于第一缓冲器的第二缓冲器；以及第二内核，被配置为读取存储在非易失性存储器中的映射数据之中待上传的映射数据，并且将所读取的待上传的映射数据存储在第一缓冲器中。第一内核将存储在第一缓冲器中的待上传的映射数据划分为多个映射单元，顺序地对多个映射单元进行编码，并且将已被编码的映射单元存储在第二缓冲器中。第一内核在将存储在第二缓冲器中的已被编码的映射单元传输到主机的同时对下一映射单元进行编码。
10.在实施例中，一种操作控制器的方法包括：对第一映射单元进行编码；将已被编码
的第一映射单元传输到主机；以及在将已被编码的第一映射单元传输到主机的同时编码第二映射单元。
11.根据实施例，同时执行先前已被编码的映射单元的传输和下一映射单元的编码，从而可以缩短对待上传的映射数据进行编码所花费的时间。结果，也可以缩短将映射数据上传到主机所花费的时间，并且随着映射数据的上传时间缩短，可以减少读取命令的处理延迟以提高读取性能。
附图说明
12.图1是示出根据实施例的存储装置的图。
13.图2是示出例如图1的非易失性存储器的图。
14.图3是示出地址映射表的图。
15.图4是示出例如图1的存储器的图。
16.图5是示出根据实施例的向主机上传映射数据的操作的图。
17.图6是示出根据实施例的同时执行映射单元的编码和已被编码的映射单元的传输的图。
18.图7是示出根据实施例的存储装置的操作方法的流程图。
19.图8是示出根据实施例的包括固态驱动器(ssd)的数据处理系统的图。
20.图9是示出例如图8所示的控制器的图。
21.图10是示出根据实施例的包括数据存储设备的数据处理系统的图。
22.图11是示出根据实施例的包括数据存储设备的数据处理系统的图。
23.图12是示出根据实施例的包括数据存储设备的网络系统的图。
24.图13是示出根据实施例的包括在数据存储设备中的非易失性存储器装置的图。
具体实施方式
25.在下文中，参照附图描述各个实施例。在整个说明书中，对“实施例”、“另一实施例”等的引用不一定仅指一个实施例，并且对任何这样的短语的不同引用不一定针对相同的实施例。此外，术语“实施例”在本文中使用时不一定是指所有实施例。
26.图1是示出根据实施例的存储装置10的配置的图。
27.参考图1，存储装置10可以存储由诸如以下的主机(未示出)访问的数据：蜂窝电话、mp3播放器、膝上型计算机、台式计算机、游戏机、电视和/或车载信息娱乐系统。存储装置10也可以被称为存储器系统。
28.根据连接到主机的接口协议，可以用各种类型的存储装置中的任意一种来实现存储装置10。例如，存储装置10可以被配置为：固态驱动器(ssd)、mmc、emmc、rs
‑
mmc或微型mmc形式的多媒体卡，sd、迷你sd或微型sd形式的安全数字卡，通用串行总线(usb)存储装置，通用闪存(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡形式的存储装置，外围组件互连(pci)卡形式的存储装置，高速pci(pci
‑
e)卡形式的存储装置，紧凑型闪存(cf)卡，智能媒体卡和/或记忆棒。
29.存储装置10可以被制造为各种类型的封装中的任意一种。例如，存储装置10可以被制造为堆叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片
(cob)、晶圆级制造封装(wfp)和/或晶圆级堆叠封装(wsp)。
30.存储装置10可以包括非易失性存储器100和控制器200。
31.非易失性存储器100可以作为存储装置10的数据存储介质来操作。根据存储器单元，非易失性存储器100可以被配置为诸如以下的各种类型的非易失性存储器中的任意一种：nand闪速存储器设备、nor闪速存储器设备、使用铁电电容器的铁电随机存取存储器(fram)、使用隧道磁阻(tmr)膜的磁性随机存取存储器(mram)、使用硫族化物合金的相变随机存取存储器(pram)和/或使用过渡金属氧化物的电阻式随机存取存储器(reram)。
32.为了清楚起见，图1将非易失性存储器100示出为一个块。然而，非易失性存储器100可以包括多个存储器芯片(或管芯)。本发明可以同样地应用于包括由多个存储器芯片组成的非易失性存储器100的存储装置10。
33.非易失性存储器100可以包括存储器单元阵列(未示出)，该存储器单元阵列具有布置在多个位线(未示出)和多个字线(未示出)的各个交叉区域中的多个存储器单元。存储器单元阵列可以包括多个存储块，并且多个存储块中的每一个可以包括多个页面。
34.例如，存储器单元阵列的每个存储器单元可以是存储一位数据的单层单元(slc)、能够存储两位数据的多层单元(mlc)、能够存储三位数据的三层单元(tlc)或能够存储四位数据的四层单元(qlc)。存储器单元阵列可以具有单层单元、多层单元、三层单元和四层单元之中的不同类型的存储器单元的混合。存储器单元阵列可以包括具有二维水平结构的存储器单元或具有三维垂直结构的存储器单元。
35.图2是示出图1的非易失性存储器100的图。
36.参照图2，非易失性存储器100可以包括多个子区域，即，子区域0至子区域k
‑
1(k是等于或大于2的自然数)。子区域中的每一个可以具有基本相同的尺寸，或者不同的子区域可以具有不同的尺寸。多个子区域中的每一个可以包括多个存储块，存储块中的每一个可以包括多个页面；然而，本公开不特别限于此。子区域可以被称为子存储器区域。
37.图3是示出地址映射表的图。图3中示出的地址映射表可以包括在非易失性存储器100中。
38.参照图3，地址映射表可以包括多个映射段，映射段中的每一个可以包括i个逻辑地址和分别映射到i个逻辑地址的i个物理地址(i是等于或大于2的自然数)。也就是说，多个映射段中的每一个可包括i个逻辑地址到物理地址(l2p)条目。每个l2p条目可包括彼此映射的一个逻辑地址和一个物理地址。
39.包括在多个映射段中的每一个中的逻辑地址可以以特定顺序(例如，升序或降序)在地址映射表中被排序和排列；然而，本公开不特别限于此。映射到每个逻辑地址的物理地址可被更新为新存储了与相应的逻辑地址相关的数据的物理地址。此外，可以根据来自主机的取消映射请求来取消逻辑地址和物理地址之间的映射。
40.如图3所示，多个映射段0至k
‑
1(k是等于或大于2的自然数)可以分别对应于图2所示的多个子区域“子区域0”至“子区域k
‑
1”。例如，映射段“0”可以对应于“子区域0”。此外，映射段的数量和子区域的数量可以基本上相同。
41.此外，可以基于映射段执行映射更新操作。映射更新操作可以指示映射信息改变操作。映射信息改变可以包括将映射到逻辑地址的物理地址改变为与新存储与逻辑地址相关的数据的位置相对应的物理地址。
42.例如，当待更新(或改变)映射信息的逻辑地址是“lba0”时，包括“lba0”的映射段“0”中包括的所有逻辑地址lba0至lbai
‑
1在映射更新操作期间被读取，并被存储在存储器220的映射更新缓冲器(未示出)中，然后“lba0”的映射信息，即物理地址pba可被改变。
43.返回参考图1，控制器200可以控制存储装置10的全部操作。控制器200可以处理从主机接收的请求。控制器200可响应于从主机接收的请求生成用于控制非易失性存储器100的操作的控制信号，并且将所生成的控制信号提供给非易失性存储器100。控制器200可以包括第一内核210、存储器220、第二内核230和数据传输电路240。
44.第一内核210可以根据主机的协议用作主机和存储装置10之间的接口。因此，第一内核210可以被称为协议内核。例如，第一内核210可以通过诸如以下的各种协议中的任意一种与主机通信：通用串行总线(usb)、通用闪存(ufs)、多媒体卡(mmc)、并行高级技术附件(pata)、串行高级技术附件(sata)、小型计算机系统接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)和/或高速pci(pci
‑
e)协议。
45.第一内核210可以包括微控制单元(mcu)和中央处理单元(cpu)。
46.第一内核210可以接收从主机传输的命令，并将接收到的命令提供给第二内核230。例如，第一内核210可以使从主机接收的命令在存储器220的命令队列(未示出)中排队，并且向第二内核230提供指示命令被排队的信息；然而，本公开不特别限于此。
47.第一内核210可以将从主机接收的数据(例如，写入数据)存储在存储器220的写入缓冲器(未示出)中。此外，第一内核210可以将在存储器220的读取缓冲器(未示出)中存储的数据(例如，读取数据)传输到主机。
48.第一内核210可以将在存储器220的映射加载缓冲器222中存储的、待上传的映射数据划分为多个映射单元。第一内核210可以从第一映射单元到最后映射单元顺序地对多个被划分后的映射单元进行编码，并将已被编码的映射单元存储在映射上传缓冲器223中。
49.第一内核210可以向数据传输电路240传输控制信号，以将存储在映射上传缓冲器223中的已被编码的映射单元传输到主机。例如，第一内核210可以向数据传输电路240传输用于将存储在映射上传缓冲器223中的已被编码的第一映射单元传输到主机的控制信号，并且同时从映射加载缓冲器222读取下一映射单元，即第二映射单元，并对第二映射单元进行编码。即，根据实施例的存储装置10的控制器200可以同时或在相同时间段内执行将先前已被编码的映射单元传输到主机的操作和对下一映射单元进行编码的操作。这将在下面参照图5更详细地描述。
50.存储器220可以被配置为随机存取存储器，诸如静态随机存取存储器(sram)或动态随机存取存储器(dram)；然而，本公开不特别限于此。尽管图1示出存储器220包括在控制器200中，但是在另一实施例中，存储器220可以设置在控制器200外部并且可操作地联接到控制器200。
51.存储器220可以物理连接和电连接到第一内核210和第二内核230。存储器220可以存储由第二内核230执行的固件。此外，存储器220可以存储用于执行固件的数据，例如元数据。也就是说，存储器220可以作为第二内核230的工作存储器来操作。
52.此外，存储器220可以被配置为包括用于临时存储待从主机传输到非易失性存储器100的写入数据和待从非易失性存储器100传输到主机的读取数据的缓冲器，即，写入缓冲器和读取缓冲器。也就是说，存储器220可以作为缓冲存储器来操作。下面参照图4详细描
述存储器220的内部结构。
53.第二内核230可以通过执行被加载在存储器220中的固件或软件来控制存储装置10的全部操作。第二内核230可以解密并执行代码类型指令或算法，诸如固件或软件。因此，第二内核230也可以被称为闪存转换层(ftl)内核。第二内核230可以包括微控制单元(mcu)和中央处理单元(cpu)。
54.第二内核230可以基于第一内核210提供的命令生成用于控制非易失性存储器100的操作的控制信号，并且将所生成的控制信号提供给非易失性存储器100。控制信号可以包括用于控制非易失性存储器100的命令、地址、操作控制信号等。第二内核230可以向非易失性存储器100提供被临时存储在存储器220中的写入数据，或者将从非易失性存储器100接收的读取数据存储在存储器220中。
55.数据传输电路240可以根据第一内核210提供的控制信号来操作。例如，数据传输电路240可以根据从第一内核210接收的控制信号将从主机接收的写入数据存储在存储器220的写入缓冲器中。此外，数据传输电路240可以根据从第一内核210接收的控制信号读取被存储在存储器220的读取缓冲器中的读取数据，并且将读取数据传输到主机。此外，数据传输电路240可以根据从第一内核210接收的控制信号将被存储在存储器220中的映射数据(例如，已被编码的映射单元)传输到主机。
56.图4是示出图1的存储器220的图。
57.参照图4，根据实施例的存储器220可以被划分为第一区域和第二区域；然而，本公开不特别限于此。例如，存储器220的第一区域可以存储由第二内核230解译和执行的软件(或固件)以及当第二内核230执行计算和处理操作时使用的元数据等。此外，存储器220的第一区域可以存储从主机接收的命令。
58.例如，存储在存储器220的第一区域中的软件可以是闪存转换层(ftl)。闪存转换层(ftl)可由第二内核230执行，并且第二内核230可以执行闪存转换层(ftl)以控制非易失性存储器100的特有操作，并且为主机提供装置兼容性。通过执行闪存转换层(ftl)，主机可以将存储装置10识别并使用为诸如硬盘的通用存储装置。
59.闪存转换层(ftl)可以被存储在非易失性存储器100的系统区域(未示出)中，并且当存储装置10通电时，可以从非易失性存储器100的系统区域读取闪存转换层(ftl)并将闪存转换层(ftl)加载在存储器220的第一区域中。此外，已被加载在存储器220的第一区域中的闪存转换层(ftl)也可以被加载在第二内核230的专用存储器(未示出)中，该专用存储器单独地设置在第二内核230内或作为第二内核230的一部分。
60.闪存转换层(ftl)可以包括用于执行各种功能的模块。例如，闪存转换层(ftl)可以包括读取模块、写入模块、垃圾收集模块、损耗均衡模块、坏块管理模块、映射模块等；然而，本公开不特别限于此。例如，包括在闪存转换层(ftl)中的模块中的每一个可以由用于执行特定操作(或功能)的一组源代码组成。
61.映射模块可以控制非易失性存储器100和存储器220以执行与映射数据相关的操作。与映射数据相关的操作可以包括映射更新操作、映射高速缓存操作和映射上传操作；然而，本公开不特别限于此。
62.映射更新操作可以包括将存储在地址映射表(见图3)中的l2p条目的物理地址改变为指示与相应逻辑地址相关的数据被新存储的位置的物理地址，并且将具有改变后的物
理地址的l2p条目存储在非易失性存储器100中。
63.映射高速缓存操作可以包括从非易失性存储器100读取映射段，该映射段包括与连同读取命令一起从主机接收的逻辑地址相对应的l2p条目，并且将映射段存储在存储器220的映射高速缓存缓冲器(未示出)中。可以对频繁请求被读取的逻辑地址和最近请求被读取的逻辑地址执行映射高速缓存操作。
64.映射上传操作可以包括从非易失性存储器100读取待上传的映射数据并且将映射数据传输到主机。可以基于映射段执行从非易失性存储器100读取待上传的映射数据的操作，并且可以基于映射单元执行将待上传的映射数据传输到主机的操作。映射上传操作可以进一步包括对待上传的映射数据进行编码。可以基于映射单元执行对待上传的映射数据进行编码的操作。
65.例如，第二内核230可以响应于从主机接收的映射读取命令，从非易失性存储器100读取待上传的映射数据，将待上传的映射数据存储在存储器220的映射加载缓冲器222中，并向第一内核210传输指示映射数据已经加载完成的信息。
66.第一内核210可以将存储在映射加载缓冲器222中的待上传的映射数据划分为多个映射单元，顺序地对多个映射单元进行编码，将已被编码的映射单元存储在映射上传缓冲器223中，并向数据传输电路240提供用于传输已被编码的映射单元的控制信号。例如，第一内核210可以将相应的元信息和循环冗余校验(crc)值添加到多个映射单元中的每一个，并且对映射单元进行随机化和编码；然而，映射单元的编码方法不特别限于此。
67.存储器220的第一区域可以包括元区域，在该元区域中存储用于驱动包括在闪存转换层(ftl)中的各种模块的元数据。参照图5和图6更详细地描述存储器220的第二区域内的映射加载缓冲器222和映射上传缓冲器223。
68.图5是示出根据实施例的向主机上传映射数据的操作的图。响应于从主机接收的映射读取命令来执行这种操作。映射读取命令可包括关于与待上传的映射数据相对应的子区域的信息，并且第二内核230可基于包括在映射读取命令中的信息来确定待上传的映射数据。
69.参照图5，第二内核230可以从非易失性存储器100读取待上传的映射数据(在图中表示为“读取待上传的映射数据”)，并且将待上传的映射数据存储在存储器220的映射加载缓冲器222中。此外，第二内核230可以向第一内核210提供指示待上传的映射数据已经存储在映射加载缓冲器222中的信息(图中的“通知待上传的映射数据存储完成”)。
70.第一内核210可以将存储在映射加载缓冲器222中的待上传的映射数据划分成多个映射单元(图中的“将待上传的映射数据划分为多个映射单元”)，并顺序地读取和编码第一映射单元至最后映射单元(图中的“从第一映射单元开始顺序地编码多个映射单元”)。此外，第一内核210可以将已被编码的第一映射单元至已被编码的最后映射单元顺序地存储在映射上传缓冲器223中(图中的“存储已被编码的映射单元”)。此外，第一内核210可以向数据传输电路240传输控制信号(图中的“指示传输已被编码的映射单元”)，使得每当完成将已被编码映射单元中的每一个存储到映射上传缓冲器223中时，已被编码的第一映射单元至已被编码的最后映射单元被顺序地传输。
71.图6是示出根据实施例的同时执行映射单元的编码和已被编码的映射单元的传输的图。未被编码的映射单元由“a”至“h”表示，已被编码的映射单元由“a”表示。
72.参照图6，第一内核210可以从映射加载缓冲器222读取并编码第一映射单元“a”(
①
)。然后，第一内核210可以将已被编码的第一映射单元“a”存储在映射上传缓冲器223中(
②
)。然后，第一内核210可以向数据传输电路240传输控制信号(
③
)。控制信号可以用于从映射上传缓冲器223读取已被编码的第一映射单元“a”并将所读取的第一映射单元“a”传输到主机。
73.数据传输电路240可根据从第一内核210接收的控制信号从映射上传缓冲器223读取已被编码的第一映射单元“a”，并且将所读取的第一映射单元“a”传输到主机(
④
)。同时，第一内核210可以从映射加载缓冲器222读取并编码第二映射单元“b”(
④
)。可以重复执行操作
“①”
至
“④”
直到完成存储在映射加载缓冲器222中的多个映射单元中的最后一个映射单元的编码和传输。
74.在多个映射单元之中，同时执行先前已被编码的映射单元到主机的传输和当前映射单元的编码，从而可以缩短对待上传的映射数据进行编码所花费的时间。结果，也可以缩短将已被编码的映射数据上传到主机所花费的时间，并且随着映射数据的上传时间被缩短，可以减少读取命令的处理延迟以提高读取性能。
75.图7是示出根据实施例的存储装置的操作方法的流程图。主要参照图7，其次参照其它附图描述存储装置的操作方法。尽管图7中未示出，但是假设已经从主机接收到映射读取命令。
76.在操作s21，控制器200的第二内核230可从非易失性存储器100读取待上传的映射数据，并且将待上传的映射数据存储在存储器220的映射加载缓冲器222中。此外，第二内核230可以向第一内核210提供指示已经完成了待上传的映射数据的存储的信息。
77.在操作s22，控制器200的第一内核210可将存储在映射加载缓冲器222中的待上传的映射数据划分为多个映射单元。
78.在操作s23，第一内核210可从映射加载缓冲器222自第一映射单元开始顺序地读取多个映射单元并对多个映射单元进行编码，并且将已被编码的映射单元存储在存储器220的映射上传缓冲器223中。
79.在操作s24，第一内核210可向数据传输电路240提供控制信号(例如，用于将已被编码的映射单元传输到主机的控制信号)，并且数据传输电路240可根据控制信号从映射上传缓冲器223读取已被编码的映射单元，并且将所读取的映射单元传输到主机。
80.在操作s25，第一内核210可确定是否已经完成了对最后映射单元的编码。当完成了对最后映射单元的编码时，该处理可以结束。然而，当没有完成最后映射单元的编码时，该处理可进行到操作s26。
81.在操作s26，第一内核210可从映射加载缓冲器222读取下一映射单元并对下一映射单元进行编码，并且将已被编码的下一映射单元存储在映射上传缓冲器223中。
82.在这种情况下，如图6所示，可同时(或重叠地)执行操作s24和操作s26，在操作s24中，数据传输电路240从映射上传缓冲器223读取已被编码的映射单元，并且将所读取的映射单元传输到主机，在操作s26中，第一内核210从映射加载缓冲器222读取下一映射单元并对下一映射单元进行编码。
83.图8示出根据实施例的包括固态驱动器(ssd)的数据处理系统。参照图8，数据处理系统2000可以包括主机设备2100和ssd 2200。
84.ssd 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
85.控制器2210可控制ssd 2200的全部操作。
86.缓冲存储器装置2220可以临时存储待被存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读取的数据。根据控制器2210的控制，临时存储在缓冲存储器装置2220中的数据可以被传输至主机设备2100或非易失性存储器装置2231至223n。
87.非易失性存储器装置2231至223n可以用作ssd 2200的存储介质。非易失性存储器装置2231至223n可以分别通过多个通道ch1至chn联接至控制器2210。在另一实施例中，一个以上的非易失性存储器装置可以联接至相同通道。联接至相同通道的非易失性存储器装置可以联接至相同的信号总线和相同的数据总线。
88.电源2240可将通过电源连接器2260输入的电力pwr提供到ssd 2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以供应电力，使得即使在发生突然断电时，ssd 2200也可以正常终止。辅助电源2241可以包括能够对电力pwr进行充电的大容量电容器。
89.控制器2210可以通过信号连接器2250与主机设备2100交换信号sgl。信号sgl可包含命令、地址、数据等。根据主机设备2100和ssd 2200之间的接口连接方法，信号连接器2250可以被配置为各种类型的连接器中的任意一种。
90.图9示出图8的控制器2210。参照图9，控制器2210可包括主机接口2211、控制组件2212、随机存取存储器(ram)2213、错误校正码(ecc)组件2214和存储器接口2215。
91.主机接口2211可根据主机设备2100的协议执行主机设备2100和ssd 2200之间的接口连接。例如，主机接口2211可以通过以下中的任意一种来与主机设备2100通信：安全数字协议、通用串行总线(usb)协议、多媒体卡(mmc)协议、嵌入式mmc(emmc)协议、个人计算机存储卡国际协会(pcmcia)协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串行连接scsi(sas)协议、外围组件互连(pci)协议、高速pci(pci
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e)协议以及通用闪存(ufs)协议。主机接口2211可执行磁盘仿真功能，即主机设备2100将ssd 2200识别为通用数据存储设备，例如硬盘驱动器hdd。
92.控制组件2212可以分析和处理从主机设备2100输入的信号sgl。控制组件2212可以根据用于驱动sdd 2200的固件和/或软件来控制内部功能块的操作。ram 2213可以作为用于驱动固件或软件的工作存储器来操作。
93.ecc组件2214可生成待传送至非易失性存储器装置2231至223n的数据的奇偶校验数据。奇偶校验数据可以与数据一起存储在非易失性存储器装置2231至223n中。ecc组件2214可基于奇偶校验数据检测从非易失性存储器装置2231至223n读取的数据中的错误。当所检测到的错误在可校正范围内时，ecc组件2214可校正所检测到的错误。
94.存储器接口2215可以根据控制组件2212的控制向非易失性存储器装置2231至223n提供诸如命令和地址的控制信号。存储器接口2215可以根据控制组件2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可以将存储在缓冲存储器装置2220中的数据提供给非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供给缓冲存储器装置2220。
95.图10示出根据实施例的包括数据存储设备的数据处理系统。参照图10，数据处理系统3000可以包括主机设备3100和数据存储设备3200。
96.主机设备3100可以以诸如印刷电路板(pcb)的板形式来配置。尽管未在图10中示出，但是主机设备3100可以包括被配置为执行主机设备3100的功能的内部功能块。
97.主机设备3100可以包括诸如插座、插槽或连接器的连接端子3110。数据存储设备3200可以安装在连接端子3110上。
98.数据存储设备3200可以以诸如pcb的板形式来配置。数据存储设备3200可以指存储器模块或存储卡。数据存储设备3200可以包括控制器3210、缓冲存储器3220、非易失性存储器3231至3232、电源管理集成电路(pmic)3240和连接端子3250。
99.控制器3210可以控制数据存储设备3200的全部操作。控制器3210可以与图9中所示的控制器2210相同地配置。
100.缓冲存储器3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。缓冲存储器3220可以临时存储从非易失性存储器装置3231和3232读取的数据。根据控制器3210的控制，临时存储在缓冲存储器3220中的数据可以被传输到主机设备3100或非易失性存储器装置3231和3232。
101.非易失性存储器装置3231和3232可以用作数据存储设备3200的存储介质。
102.pmic 3240可以将通过连接端子3250输入的电力提供到数据存储设备3200的内部。pmic 3240可以根据控制器3210的控制来管理数据存储设备3200的电力。
103.连接端子3250可以联接至主机设备3100的连接端子3110。可以通过连接端子3250在主机设备3100和数据存储设备3200之间传输诸如命令、地址和数据的信号以及电力。根据主机设备3100和数据存储设备3200之间的接口连接方法，连接端子3250可以被配置成各种形式中的任意一种。连接端子3250可以布置在数据存储设备3200中或布置在数据存储设备3200的任意一侧。
104.图11示出根据实施例的包括数据存储设备的数据处理系统。参照图11，数据处理系统4000可以包括主机设备4100和数据存储设备4200。
105.主机设备4100可以被配置为诸如pcb的板形式。尽管未在图11中示出，但是主机设备4100可以包括被配置成执行主机设备4100的功能的内部功能块。
106.数据存储设备4200可以以表面安装封装形式来配置。数据存储设备4200可以通过焊球4250安装在主机设备4100上。数据存储设备4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
107.控制器4210可以控制数据存储设备4200的全部操作。控制器4210可以被配置成具有与图9所示的控制器2210相同的配置。
108.缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。通过控制器4210的控制，临时存储在缓冲存储器装置4220中的数据可以被传输到主机设备4100或非易失性存储器装置4230。
109.非易失性存储器装置4230可以用作数据存储设备4200的存储介质。
110.图12示出根据实施例的包括数据存储设备的网络系统5000。参照图12，网络系统5000可以包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
111.服务器系统5300可以响应于多个客户端系统5410至5430的请求而服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可向多个客户端系统5410至5430提供数据。
112.服务器系统5300可以包括主机设备5100和数据存储设备5200。数据存储设备5200可以被配置为图1的存储装置10、图8的ssd 2200、图10的数据存储设备3200或图11的数据存储设备4200。
113.图13示出根据实施例的包括在数据存储设备中的非易失性存储器装置。参照图13，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、列解码器340、数据读取/写入块330、电压生成器350和控制逻辑360。
114.存储器单元阵列310可以包括布置在字线wl1至wlm和位线bl1至bln彼此交叉的区域中的存储器单元mc。
115.行解码器320可以通过字线wl1至wlm联接至存储器单元阵列310。行解码器320可以通过控制逻辑360的控制来操作。行解码器320可以对从外部设备(未示出)提供的地址进行解码。行解码器320可以基于解码结果选择并驱动字线wl1至wlm。例如，行解码器320可以将从电压生成器350提供的字线电压提供给字线wl1至wlm。
116.数据读取/写入块330可通过位线bl1至bln联接至存储器单元阵列310。数据读取/写入块330可包括与位线bl1至bln相对应的读取/写入电路rw1至rwn。数据读取/写入块330可根据控制逻辑360的控制而操作。数据读取/写入块330可根据操作模式作为写入驱动器或读出放大器操作。例如，在写入操作中，数据读取/写入块330可以作为写入驱动器操作，该写入驱动器被配置为将从外部设备提供的数据存储在存储器单元阵列310中。再例如，在读取操作中，数据读取/写入块330可作为读出放大器而操作，该读出放大器被配置为从存储器单元阵列310读取数据。
117.列解码器340可通过控制逻辑360的控制而操作。列解码器340可以对从外部设备(未示出)提供的地址进行解码。列解码器340可以基于解码结果将数据读取/写入块330的与位线bl1至bln相对应的读取/写入电路rw1至rwn和数据输入/输出(i/o)线(或数据i/o缓冲器)联接。
118.电压生成器350可生成用于非易失性存储器装置300的内部操作的电压。通过电压生成器350生成的电压可以被施加到存储器单元阵列310的存储器单元。例如，在编程操作中生成的编程电压可以被施加到待执行编程操作的存储器单元的字线。再例如，在擦除操作中生成的擦除电压可被施加到待执行擦除操作的存储器单元的阱区。又例如，在读取操作中生成的读取电压可被施加到待执行读取操作的存储器单元的字线。
119.控制逻辑360可以基于从外部设备提供的控制信号来控制非易失性存储器装置300的全部操作。例如，控制逻辑360可以控制非易失性存储器装置300的操作，例如非易失性存储器装置300的读取操作、写入操作和擦除操作。
120.尽管上文已说明和描述了各种实施例，但所属领域的技术人员将理解，所公开的实施例仅为实例，并且可做出与本文的教导一致的任何此类实施例的各种修改。因此，本发明不受任何公开的实施例的限制。相反，本发明涵盖落入权利要求的范围内的所有变型。