1.本发明属于计算机硬件、处理器设计领域，数字集成电路设计领域，具体涉及一种可存储多维数据的阵列电路装置。
背景技术：
2.人工智能算法由神经元组成算法层，处理张量数据。普遍采用二维卷积、三维卷积、图网络计算的方法。计算任务的主要特点为输入的数据量大、输入数据具有空间特征信息的耦合性，计算所需的数据往往包括已经计算过的数据，输入数据往往为从张量格式的数据中以一定空间规律抽取的等等。统称为数据空间相关性。
3.本发明充分利用数据空间相关性，能够降低计算所需数据带宽，提高计算性能。
技术实现要素：
4.本发明提供一种多维数据阵列装置和设计方法，可以组成通用张量处理器，用于人工智能算法的加速处理。
5.所述电路装置包括：由多个并行输入寄存器组成的阵列排布；存在由多个并行输入寄存器组成的寄存器阵列排布；存在多路选择器，将寄存器阵列的相邻寄存器，形成各个维度方向的网格连接；位于寄存器阵列边缘的寄存器与其他维度方向相对位置的边缘寄存器相互连接，在各个维度方向形成闭环。
6.每个寄存器的输出借助网格结构连接，连通到多路选择器输入端口的其中一路上；阵列控制器，作用是控制寄存器阵列，多路选择器的行为。
7.本发明的效果在于：1、针对目前新出现的数据维度相关性开发；2、提高了硬件并行计算单元阵列的实际应用效率；3、适合在低成本嵌入式asic芯片上实现。
附图说明
8.图1为一个2维数据的电路阵列结构图。
9.图2为一个位的寄存器电路结构图；附图标记说明202
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寄存器阵列2021
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并行寄存器。
具体实施方式
10.本发明的一个实施例中，所需要处理的数据只与当前处理数据的x、y坐标方向的相邻数据有关，视为2维阵列。如果所需要处理的数据还与前期处理的对应点位数据有关，则视为3维阵列。
11.下面通过一个2维的实施例具体说明。如图1所示，一个2维数据的电路阵列结构，图中由一个个的并行寄存器2021构成寄存器阵列202。
12.并行寄存器2021与4个方向的相邻寄存器有输入连接，这4组输入经过多路选择器，由阵列控制器选择其中一组输入。
13.并行寄存器2021由位寄存器并行的组成一定的位宽，适配所需要缓存的数据位宽。图2所示为一个单独的位寄存器。它由寄存器、多路选择器和时钟门控电路组成。多路选择器和门控都由阵列控制器控制。在时钟使能的同时，被选择的数据将被存入寄存器。
14.在上述2维的实施例中，每个多路选择器的输入编码都是统一的，比如一律按照“上下左右”来进行输入编址。在位于阵列边缘的寄存器与其他相对位置的边缘寄存器的对应端口相互连接，在各个维度形成闭环。例如在左上定点处，其多路选择器的“上”输入来自左下定点的寄存器；其“左”输入来自右上定点的寄存器。
15.阵列控制器对阵列的控制模式设计，是依据维度来统一设计的。在上述2维的实施例中，所有的多路选择器的选择会被统一选为4个方向中的其中一个输入。
16.如果阵列控制器将时钟连续使能，在阵列控制器的同时控制下，数据在阵列寄存器中形成按照维度、随着时钟“流动”的整体扫描功能。