一种输入输出IO模组及相关设备的制作方法

一种输入输出io模组及相关设备
技术领域
1.本技术涉及计算机技术领域，尤其涉及一种输入输出io模组及相关设备。


背景技术：

2.目前服务器一般会通过提升卡(riser)或硬盘背板来扩展高速串行计算机扩展总线标准 (peripheral component interconnect express，pcie)卡或非易失性存储器(non-volatile memoryexpress，nvme)硬盘等设备，服务器需要识别对应输入输出io模组的位置和类型，用于系统配置与维护，目前的识别原理是：io模组与中央处理器(central processing unit，cpu)主板通过提升卡(riser)硬连接，提升卡(riser)的位置和cpu主板的pcie端口的位置连接关系是固定的，服务器按照固定的对应方式将cpu主板的pcie端口和io模组的物理位置关系对应起来，如图1所示，cpu主板的pcie端口和io模组的物理位置关系相当于是通过提升卡101来建立的。随着cpu的pcie端口越来越多，pcie链路速率越来越高，演进到pcie5.0 后，通过提升卡(riser)连接的这种设计局限性越来越大，业界趋势是通过cpu主板直接出 pcie线缆与io模组连接，改善高速信号的si，增加pcie端口连接数。
3.通过pcie线缆软连接，随之带来的问题是io模组物理位置和端口的对应关系不再固定， cpu主板的各个pcie端口对应哪个位置的io模组是随着线缆的连接关系而变化的，这给服务器配置和维护带来困扰。同时，pcie线缆为无源器件，cpu主板难以识别io模组的类型。


技术实现要素：

4.本技术实施例公开了一种输入输出io模组及相关设备，能够提高io模组部署的灵活性。
5.第一方面，本技术实施例提供一种输入输出io模组，该io模组包括连接器和级联器：
6.该连接器可以为pcie连接器，所述连接器包括第一连接器和第二连接器，所述第一连接器和所述第二连接器各包括x个pin，所述第一连接器和所述第二连接器用于连接所述中央处理器cpu主板；
7.所述级联器包括第一级联器和第二级联器，所述第一级联器和所述第二级联器各包括y 个pin，所述第一级联器的y个pin分别连接所述第一连接器的(x-a)个pin和所述第二连接器的(x-a)个pin，所述第一级联器的y个pin中第i个pin悬空，所述第二级联器的y个pin 中第j个pin接地，所述第一级联器的y个pin中除第i个pin以外的pin与所述第二级联器的y个pin中除第j个pin以外的pin一一对应连接，所述第一级联器的y个pin和所述第二级联器的y个pin的状态用于cpu主板识别所述io模组的位置；
8.其中，a为等于0或者大于0的整数，x为大于a的整数，i和j均为整数，i不等于j。
9.基于上述设计，io模组的pcb板通过下拉gnd的方式改变信号状态，实现单板无源配置和管理，简化io模组的pcb设计难度，降低设计成本。并且，io模组与io模组之间采用级
联的方式，使得io模组与cpu主板之间的连接关系不需要固定限制，不依赖于cpu主板的硬连接来定义每个io模组自身的物理位置属性，使得设备可灵活扩展io模组，能够避因cpu主板无法准确确定io模组位置而导致的质量事故。
10.结合第一方面，在第一方面的一种可选的方案中，a为大于0的整数；
11.所述第一连接器的x个pin中的a个pin用于接地或悬空，所述第二连接器的x个pin中的a个pin用于接地或悬空，所述第一连接器的所述a个pin和所述第二连接器的所述a个pin 的状态用于cpu主板识别所述io模组的模组类型。
12.基于这种方式，不需要额外的设计来指定每个io模组的模组类型，只需对io模组的部分pin进行接地或悬空配置就可以让cpu模板快速、准确地确定io模组的模组类型，使得设备可灵活扩展io模组，能够避免因无法准确确定模组类型而导致的质量事故。
13.结合第一方面，或者第一方面的上述任一种可能的实现方式，在第一方面的又一种可能的实现方式中，所述第一连接器的所述a个pin在所述第一连接器的x个pin中的位置，与所述第二连接器的所述a个pin在所述第二连接器的x个pin中的位置相同。
14.结合第一方面，或者第一方面的上述任一种可能的实现方式，在第一方面的又一种可能的实现方式中，所述第一级联器的y个pin的排布方式与所述第二级联器的y个pin的排布方式相同。
15.结合第一方面，或者第一方面的上述任一种可能的实现方式，在第一方面的又一种可能的实现方式中，所述io模组为第一io模组，所述第一io模组的第一级联器的y个pin用于与第二io模组的第二级联器的y个pin一一对应连接，其中，所述第二io模组的结构与所述第一io模组的结构相同。
16.结合第一方面，或者第一方面的上述任一种可能的实现方式，在第一方面的又一种可能的实现方式中，所述io模组为第一io模组，所述第一io模组的第二级联器的y个pin用于与第三io模组的第一级联器的y个pin一一对应连接，其中，所述第三io模组的结构与所述第一io模组的结构相同。
17.结合第一方面，或者第一方面的上述任一种可能的实现方式，在第一方面的又一种可能的实现方式中，y＝2*(x-a)。
18.第二方面，本技术实施例提供一种设备，该设备包括第一输入输出io模组和中央处理器 cpu主板，其中：
19.所述第一io模组包括连接器和级联器；
20.所述连接器包括第一连接器和第二连接器，所述第一连接器和所述第二连接器各包括x 个pin；
21.所述cpu主板的两个不同的连接器分别连接所述第一连接器和所述第二连接器；
22.所述级联器包括第一级联器和第二级联器，所述第一级联器和所述第二级联器各包括y 个pin，所述第一级联器的y个pin分别连接所述第一连接器的(x-a)个pin和所述第二连接器的(x-a)个pin，所述第一级联器的y个pin中第i个pin悬空，所述第二级联器的y个pin 中第j个pin接地，所述第一级联器的y个pin中除第i个pin以外的pin与所述第二级联器的y个pin中除第j个pin以外的pin一一对应连接，所述第一级联器的y个pin和所述第二级联器的y个pin的状态用于cpu主板识别所述io模组的位置；
23.其中，a为等于0或者大于0的整数，x为大于a的整数，i和j均为整数，i不等于j。
24.基于上述设计，io模组的pcb板通过下拉gnd的方式改变信号状态，实现单板无源配置和管理，简化io模组的pcb设计难度，降低设计成本。并且，io模组与io模组之间采用级联的方式，使得io模组与cpu主板之间的连接关系不需要固定限制，不依赖于cpu主板的硬连接来定义每个io模组自身的物理位置属性，使得设备可灵活扩展io模组，能够避因cpu主板无法准确确定io模组位置而导致的质量事故。
25.结合第二方面，在第二方面的一种可能的实现方式中，a为大于0的整数；
26.所述第一连接器的x个pin中的a个pin用于接地或悬空，所述第二连接器的x个pin中的a个pin用于接地或悬空，所述第一连接器的所述a个pin和所述第二连接器的所述a个pin 的状态用于cpu主板识别所述io模组的模组类型。
27.基于这种方式，不需要额外的设计来指定每个io模组的模组类型，只需对io模组的部分pin进行接地或悬空配置就可以让cpu模板快速、准确地确定io模组的模组类型，使得设备可灵活扩展io模组，能够避免因无法准确确定模组类型而导致的质量事故。
28.结合第二方面，或者第二方面的上述任一种可能的实现方式，在第二方面的又一种可能的实现方式中，还包括第二io模组，其中：
29.所述第二io模组的结构与所述第一io模组的结构相同，所述第一io模组的第一级联器的y个pin与第二io模组的第二级联器的y个pin一一对应连接。
30.结合第二方面，或者第二方面的上述任一种可能的实现方式，在第二方面的又一种可能的实现方式中，还包括第三io模组，其中：
31.所述第三io模组的结构与所述第一io模组的结构相同，所述第一io模组的第二级联器的y个pin与第三io模组的第一级联器的y个pin一一对应连接。
32.结合第二方面，或者第二方面的上述任一种可能的实现方式，在第二方面的又一种可能的实现方式中，所述设备允许接入的io模组的数量上限为n，则y＝n-1，其中，n为正整数。
33.通过实施本技术实施例，io模组的pcb板通过下拉gnd的方式改变信号状态，实现单板无源配置和管理，简化io模组的pcb设计难度，降低设计成本。并且，io模组与io模组之间采用级联的方式，使得io模组与cpu主板之间的连接关系不需要固定限制，不依赖于cpu主板的硬连接来定义每个io模组自身的物理位置属性，也不需要额外的设计来指定每个io模组的模组类型，使得设备可灵活扩展io模组，能够避免因无法准确确定模组位置或模组类型而导致的质量事故。
附图说明
34.以下对本技术实施例用到的附图进行介绍。
35.图1是现有技术中的提升卡在cpu主板上的位置示意图；
36.图2是本技术实施例提供的一种设备的结构示意图；
37.图3是本技术实施例提供的一种cpu主板与io模组之间的连接关系示意图；
38.图4是本技术实施例提供的一种io模组之间的连接关系示意图；
39.图5是本技术实施例提供的又一种io模组之间的连接关系示意图；
40.图6是本技术实施例提供的又一种io模组之间的连接关系示意图。
具体实施方式
41.下面结合本技术实施例中的附图对本技术实施例进行描述。
42.请参见图2，图2是本技术实施例提供的一种设备的结构示意图，该设备可以为服务器 (例如，机架服务器)或者其他有计算能力的设备，该设备包括中央处理器(central processingunit，cpu)主板201和io模组202，其中，设备通过配置io模组202来扩展网卡、加速卡、硬盘等配置，图2具体以3个io模组202为例进行了示意，实际应用中可能是更少的io模组或者更多的io模组，本技术实施例不做限定。cpu主板201上有连接器(比如pcie连接器)，每个io模组202内部配置有印制电路板(printed circuit board，pcb)，该pcb也包括连接器，cpu主板201的连接器(如pcie连接器)和io模组202上的连接器(如pcie连接器)通过高速线缆203(如pcie高速线缆)连接。
43.请参见图3，图3是一种逻辑上的连接关系示意图，黑色方块表示连接器(如pcie连接器)，cpu主板的连接器(如pcie连接器)和io模组上的连接器(pcie连接器)通过高速线缆302连接，每个io模组包括级联器)，图3中通过黑色圆点进行了示意，相邻的io模组基于级联器通过级联线缆301连接，需要说明的是，图3中的cpu数量，以及io模组数量仅仅是举例性示意图。本技术实施例中，级联器本质就是连接器，其功能是用来进行级联。
44.请参见图4，图4是本技术实施例提供的一种io模组连接关系示意图，具体以3个io 模组为例示意图了io模组之间的级联关系，其中，每个io模组包括连接器和级联器，该连接器可包括第一连接器j2和第二连接器j3，该模组级联器可包括第一级联器j0和第二级联器j1，其中，io模组通过j2、j3与cpu主板连接，io模组通过j0、j1与其他io模组连接，可选的，io模组与cpu主板之间用的线缆可以为高速线缆，io模组与io模组之间用的线缆可以为低速线缆，当然还可以是其他形式的线缆，此处不作限定。
45.如图4所示，如果只配置1个io模组，则放置在位置1处，将该io模组的级联器j0和 j1悬空，即不需要连接；如果配置2个io模组，则位置2处的io模组2的级联器j0与位置 1处的io模组1的级联器j1连接；如果配置3个io模组，则位置3处的io模组3的级联器j0与位置2处的io模组2的级联器j1级联，以此类推，理论可以配置任意个模组。
46.本技术实施例中，通过设计第一连接器j2、第二连接器j3、第一级联器j0和第二级联器j1的管脚pin的连接方式，来控制cpu主板上检测到的io模组的电平信号，以便该cpu 主板基于读取的io模组的电平信号来确定该io组的位置，可选的，还可以进一步基于该电平信号来确定该io组的模组类型，为例便于理解，下面结合图5对第一连接器j2、第二连接器j3、第一级联器j0和第二级联器j1的pin的连接方式进行具体说明。
47.请参见图5，图5是本技术实施例提供的一种io模组之间的连接关系示意图，示意图中包括cpu主板和若干个io模组，其中，cpu主板包括电源平面501，该电源平面501与该 cpu主板上的每个pcie连接器502(每个小方框为一个pcie连接器)上的每个pin(pcie 连接器处的每个圆点代表一个pin)之间连接有上拉电阻503。这里，通过将cpu主板对应信号上拉，将io模组的部分pin接地的方式，可以实现io模组的无源设计，不需要在io模组上配置电源和额外的器件，io模组的具体设计原理如下。
48.以其中一个io模组为例，该io模组可以称为第一io模组，那么满足如下关系：
49.该第一io模组包括连接器(例如，pcie连接器)和级联器，其中：
50.第一部分：pcie连接器包括第一连接器j2和第二连接器j3，第一连接器j2和第二
连接器j3各包括x个pin(图5以3个为例进行的示意，j2处的每个圆点代表一个pin，j3处的每个圆点代表1个pin)，第一连接器j2和第二连接器j3用于连接中央处理器cpu主板。
51.可选的，该第一连接器j2的x个pin中的a个pin用于接地或悬空，该第二连接器j3的 x个pin中的a个pin用于接地或悬空，该第一连接器j2的该a个pin和该第二连接器j3的该a个pin的状态用于cpu主板识别该io模组的模组类型。
52.例如，假若a＝1，那么，第一连接器j2和第二连接器j3总共就有2个pin可以用来标识第一io模组的模组类型，这2个pin包括如下4种组合结果：1、第一连接器j2接地，第二连接器j3接地；2、第一连接器j2接地，第二连接器j3悬空；3、第一连接器j2悬空，第二连接器j3接地；4、第一连接器j2悬空，第二连接器j3悬空。可以理解，在第一连接器j2 和第二连接器j3连接到cpu主板的情况下，cpu主板可以通过读取其pcie连接器处的pin 信号来识别出这4种不同结果的，因此，如果这4种结果分别对应4中模组类型，那么，cpu 主板通过读取pin信号就可以确定出第一io模组的模组类型。
53.请参见表1，表1示意了pin状态与模组类型之间的一种可选的对应关系：
54.表1
[0055][0056]
在表1中，0表示接地，1表示悬空。按照图5所示的情况，假若第一io模组为三个io 模组居中的一个，那么，则可以看出第一io模组的第一连接器j2接地，第二连接器j3悬空，因此，cpu可以识别第一io模组的类型为“2个x8设备”。假若还存在其他io模组，比如第二io模组和第三io模组，该第二io模组的结构与该第一io模组的结构相同，具体为三个io模组中靠左的io模组，该第三io模组的结构也与该第一io模组的结构相同，具体为三个io模组中靠右的i模组，则可以看出第二io模组的第一连接器j2接地，第二连接器j3 接地，因此，cpu可以识别第二io模组的类型为“1个x16设备”，第三io模组的第一连接器j2悬空，第二连接器j3悬空，因此，cpu可以识别第三io模组的类型为“4*x4设备或无模组配置”，其余情况以此类推。
[0057]
可以理解，当a＝2时，连接器j2和连接器j 3总共就有4个pin用来标识io模组的类型，这4个pin的状态总共有16种结果，因此最多可以表示16中不同的模组类型。
[0058]
可选的，该第一连接器j2的该a个pin在该第一连接器j2的x个pin中的位置，与该第二连接器j3的该a个pin在该第二连接器j3的x个pin中的位置相同。例如，a＝1时，该a 个pin是在x个pin中的第1个，或者第2个，或者最后1个，等等。再如，a＝2时，该a个 pin是在x个pin中的前2个，居中的2个，或者的2个，等等。
[0059]
可以理解，对于每个io模组来说，其第一连接器的x个pin中的a个pin以及第二连接器的x个pin中的a个pin是悬空还是接地，是根据该io模组的模组类型进行设置的，不同的io模组的第一连接器的这a个pin以及第二连接器的这a个pin的状态可以设置为相同，也
可以设置为不同，具体看不同io模组各自的模组类型是什么。
[0060]
以上例举了4中模组类型，实际应用中模组类型可能不包括其中部分或者全部。
[0061]
第二部分：该级联器包括第一级联器j0和第二级联器j1，该第一级联器j0和该第二级联器j1各包括y个pin，该第一级联器j0的y个pin分别连接该第一连接器j2的(x-a)个 pin和该第二连接器j3的(x-a)个pin，该第一级联器j0的y个pin中第i个pin悬空，该第二级联器j1的y个pin中第j个pin接地，该第一级联器j0的y个pin中除第i个pin以外的 pin与该第二级联器j1的y个pin中除第j个pin以外的pin一一对应连接，该第一级联器j0 的y个pin和该第二级联器j1的y个pin的状态用于cpu主板识别该io模组的位置；其中， a为等于0或者大于0的整数，x为大于a的整数，i和j均为整数，i不等于j。
[0062]
假若存在除第一io模组以外的第二io模组，只要将该第一io模组的第一级联器j0的 y个pin与第二io模组的第二级联器j1的y个pin一一对应连接，比如，第一io模组的第一级联器j0第1个pin与第二io模组的第二级联器j1的第1个pin连接，第一io模组的第一级联器j0第2个pin与第二io模组的第二级联器j1的第2个pin连接，其余依次类推，则第二io模组的第一级联器j0的y个pin的状态必然与第一io模组的第一级联器j0的y 个pin的状态不同，因此，cpu基于获取的第一io模组的pin状态以及第二io模组的pin 状态可以区分出第一io模组和第二io模组的位置区别。
[0063]
同理，假若存在除第一io模组以外的第三io模组，只要该第一io模组的第二级联器 j1的y个pin与第三io模组的第一级联器j0的y个pin一一对应连接，比如，第一io模组的第二级联器j1的1个pin与第三io模组的第一级联器j0的1个pin连接，第一io模组的第二级联器j1的2个pin与第三io模组的第一级联器j0的2个pin连接，其余依次类推，则第三io模组的第一级联器j0的y个pin的状态必然与第一io模组的第一级联器j0的y 个pin的状态不同，因此，cpu基于获取的第一io模组的pin状态以及第三io模组的pin 状态可以区分出第一io模组和第三io模组的位置区别。
[0064]
为了便于理解，这里还是举例进行说明，如图5所示，x＝3，a＝1，y＝4，即第一连接器 j2的3个pin中，除去1个用于表示模组类型的pin之后还剩2个pin，第二连接器j3的3 个pin中，除去1个用于表示模组类型的pin之后还剩2个pin，因此，第一连接器j2和第二连接器j3总共剩余4个pin，这剩余的4个pin刚好与第一级联器j0的4个pin连接，因此，当第一级联器j0的4个pin的状态能够被cpu主板获取到。
[0065]
假若该第一级联器j0的y个pin中第4个pin悬空(即i＝4)，该第二级联器j1的y个 pin中第1个pin接地(即j＝1)，该第一级联器j0的y个pin中除第i个pin以外的pin与该第二级联器j1的y个pin中除第j个pin以外的pin一一对应连接具体是指：该第一级联器j0 的第1个pin与该第二级联器的第2个pin连接，该第一级联器j0的第2个pin与该第二级联器的第3个pin连接，该第一级联器j0的第3个pin与该第二级联器的第4个pin连接；第一io模组为图5所示的三个io模组中居中的一个io模组，第二io模组为靠左的io模组，第三io模组为靠右的io模组，那么：
[0066]
第一io模组的第一级联器j0的4个pin的状态分别为“接地、悬空、悬空、悬空”。
[0067]
第二io模组的第一级联器j0的4个pin的状态分别为“悬空、悬空、悬空、悬空”。
[0068]
第三io模组的第一级联器j0的4个pin的状态分别为“接地、接地、悬空、悬空”。
[0069]
因此，cpu主板读取都的第一io模组、第二io模组、第三io模组的pin状态各不相
同，因此可以基于读取的pin状态来对第一io模组、第二io模组、第三io模组的位置进行区分。
[0070]
如表2所示，表2示意了pin状态与模组位置的一种可选的对应关系：
[0071]
表2
[0072][0073]
在表2中，1表示悬空，0表示接地。以图5以及表2所示的情况为例，cpu主板读取的第一io模组的pin状态为0111，因此可以确定第一io模组位于模组位置2，cpu主板读取的第二io模组的pin状态为1111，因此可以确定第二io模组位于模组位置1，cpu主板读取的第三io模组的pin状态为0011，因此可以确定第一io模组位于模组位置3。
[0074]
该第一级联器的y个pin的排布方式与该第二级联器的y个pin的排布方式相同。这样有利于不同的io模组之间的第一级联器与第二级联器之间的一一对应连接。
[0075]
可选的，本技术实施例中满足y＝2*(x-a)。
[0076]
可以理解，按照上述连接方式，理论上可以为上述设备配置任意个io模组，但是实际应用中也可以根据实际需要(或者经验)确定一个数量上限，如果数量上限为n，那么在一种可选的方案中，y＝n-1，其中，n为正整数。
[0077]
在基于以上原理设计第一连接器j2、第二连接器j3、第一级联器j0和第二级联器j1的 pin的连接方式的情况下，假若一台通用1u2p机架服务器需要配置3个io模组，io模组1 要配置为2个x8 pcie插槽，用于接2个x8信号带宽的pcie卡，io模组2要配置为1个 x16 pcie插槽，用于接1个x16信号带宽的pcie卡，io模组3要配置为4个x4信号，接 4个nvme ssd盘。如图6所示，io模组1配置在了模组位置1，io模组2配置在了模组位置2，io模组3配置在了模组位置3，那么，就存在如下连接关系：io模组1通过级联器j1 与io模组2的级联器j0级联，io模组2通过级联器j1与io模组3的级联器j0级联。3个 io模组通过各自连接器j2、j3与cpu主板的某个pcie线缆连接器相连。那么，这3个io 模组中每个io模组的级联器j0、级联器j1、连接器j2和连接器j3的pin状态，及该pin状态对应的模组位置、模组类型如表3所示。
[0078]
表3
[0079][0080]
可以理解，当cpu主板读取到上述3个io模组各自的pin状态后，就可以根据每个io 模组的pin状态唯一确定出每个io模组的模组位置和模组类型。
[0081]
可选的，本技术实施例中的第一连接器j2和第二连接器j3还可以是一个连接器，即相当于一个连接器包括了本技术实施例中的第一连接器j2的pin和第二连接器j3的pin，并且，级联器j0的pin也连接到该一个连接器而不是第一连接器j2和第二连接器j3。
[0082]
基于以上设计，io模组的pcb板通过下拉gnd的方式改变信号状态，实现单板无源配置和管理，简化io模组的pcb设计难度，降低设计成本。并且，io模组与io模组之间采用级联的方式，使得io模组与cpu主板之间的连接关系不需要固定限制，不依赖于cpu主板的硬连接来定义每个io模组自身的物理位置属性，也不需要额外的设计来指定每个io模组的模组类型，使得设备可灵活扩展io模组，能够避免因无法准确确定模组位置或模组类型而导致的质量事故。
[0083]
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由运行计算机程序的相关硬件完成，该计算机程序可存储于计算机可读取存储介质中，该计算机程序在执行时，可实现包括如上述各方法实施例的流程。而前述的存储介质包括：rom 或随机存储记忆体ram、磁碟或者光盘等各种可存储计算机程序代码的介质。