高输出帧率数据处理方法、装置、设备、系统和存储介质与流程

1.本技术实施例涉及数据处理领域，尤其涉及一种高输出帧率数据处理方法、装置、设备、系统和存储介质。


背景技术：

2.随着硬件设备处理能力的提升，其实现了对数据的快速处理，以完成相应的软件功能。现有的主流处理平台通常采用多个处理核心的硬件架构。由于多处理核心架构的应用，使得相应的软件平台具有很高的算力和灵活性。然而多处理核心架构在提升数据运算能力的同时，其弊端也很明显，如其设计尺寸复杂，需要各个处理核心的联动，同时其成本较高，开发难度大以及开发周期较长。
3.现有技术中为了解决上述问题，设计实现了芯片集成处理的方案，然而在芯片集成处理方案中，其大多采用总线控制的方式实现各个芯片子系统之间的数据传输，其数据输出速率受限于总线传输能力，针对高输出帧率的数据其处理能力受到显著影响，不能高效的实现数据处理，需要改进。


技术实现要素：

4.本发明实施例提供了一种高输出帧率数据处理方法、装置、设备、系统和存储介质，解决了现有技术中数据处理效率低的问题，实现了数据处理能力的显著提升。
5.第一方面，本发明实施例提供了一种高输出帧率数据处理方法，该方法包括：
6.通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果；
7.通过所述第一处理单元将所述第一运算结果存储至共享内存中；
8.通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理；
9.通过所述第二处理单元将筛选结果数据存储至所述共享内存中，以用于所述第一处理单元对所述筛选结果数据进行处理。
10.第二方面，本发明实施例还提供了一种高输出帧率数据处理装置，该装置包括：
11.第一处理单元，用于对原始采集数据执行第一运算处理，得到第一运算结果，以及将所述第一运算结果存储至共享内存中；
12.第二处理单元，用于获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理，以及将筛选结果数据存储至所述共享内存中，以用于所述第一处理单元对所述筛选结果数据进行处理。
13.第三方面，本发明实施例还提供了一种高输出帧率数据处理系统，该系统包括前端处理模块、数据处理模块以及数据输出模块，所述数据处理模块分别和所述前端处理模块以及所述数据输出模块相连，所述数据处理模块包括第一处理单元、第二处理单元和共享内存；
14.所述前端处理模块，用于进行原始采集数据的采集；
15.所述第一处理单元，用于获取所述前端处理模块采集的原始采集数据，对所述原始采集数据执行第一运算处理，得到第一运算结果，将所述第一运算结果存储至共享内存中；
16.所述第二处理单元，用于获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理，将筛选结果数据存储至所述共享内存中；
17.所述第一处理单元，还用于获取所述共享内存中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储至所述共享内存中；
18.所述第二处理单元，还用于获取所述共享内存中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到筛选结果对所述第二筛选结果数据进行计算，将计算结果传输至所述数据输出模块，或者，将所述第二筛选结果存储至所述共享内存中，以用于所述第一处理单元对所述第二筛选结果进行处理，将处理结果传输至所述数据输出模块；
19.所述数据输出模块，用于输出所述数据处理模块的计算结果。
20.第四方面，本发明实施例还提供了一种高输出帧率数据处理设备，该设备包括：
21.两个或多个处理器；存储装置，用于存储两个或多个程序，当所述两个或多个程序被所述两个或多个处理器执行，使得所述两个或多个处理器实现本发明实施例所述的高输出帧率数据处理方法。
22.第五方面，本发明实施例还提供了一种雷达设备，包括：前端处理模块，用于进行原始采集数据的采集；数据处理模块，用于通过本发明实施例所述的高输出帧率数据处理方法对所述原始采集数据进行处理。
23.第六方面，本发明实施例还提供了一种可移动平台，包括本发明实施描述的雷达设备。
24.第七方面，本发明实施例还提供了一种存储计算机可执行指令的存储介质，所述计算机可执行指令在由计算机处理器执行时用于执行本发明实施例所述的高输出帧率数据处理方法。
25.本发明实施例中，通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果后，将第一运算结果存储至共享内存中，再通过第二处理单元获取共享内存中存储的第一运算结果，对第一运算结果执行数据筛选处理后再存储至共享内存中，以用于第一处理单元对筛选结果数据进行处理，通过使用共享内存实现多处理单元的数据处理，解决了现有技术中在多处理单元架构下使用总线进行数据传输导致的数据处理效率低的问题，实现了数据处理能力的显著提升。
附图说明
26.图1为本发明实施例提供的一种高输出帧率数据处理方法的流程图；
27.图1a为本发明实施例提供的一种第一运算结果展示示意图；
28.图1b为本发明实施例提供的一种对第一运算结果进行筛选的展示示意图；
29.图1c为本发明实施例提供的一种对第一运算结果进行筛选后的展示示意图；
30.图2为本发明实施例提供的另一种高输出帧率数据处理方法的流程图；
31.图2a为本发明实施例提供的一种对筛选结果进行第二运算处理后的展示示意图；
32.图3为本发明实施例提供的另一种高输出帧率数据处理方法的流程图；
33.图4为本发明实施例提供的另一种高输出帧率数据处理方法的流程图；
34.图5为本发明实施例提供的一种高输出帧率数据处理装置的结构框图；
35.图6为本发明实施例提供的一种高输出帧率数据处理系统的结构框图；
36.图7为本发明实施例提供的一种高输出帧率数据处理设备的结构示意图；
37.图8为本发明实施例提供的一种雷达设备的结构示意图。
具体实施方式
38.下面结合附图和实施例对本发明实施例作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明实施例，而非对本发明实施例的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明实施例相关的部分而非全部结构。
39.图1为本发明实施例提供的一种高输出帧率数据处理方法的流程图，本实施例可适用于多处理单元架构下的数据处理，实现高输出帧率的数据输出，该方法可以由计算设备如无人设备、手持设备、智能移动设备、智能汽车、智能头盔、智能眼镜、平板电脑等具备数据处理功能的设备来执行。在本实施例中，以两个处理单元对毫米波雷达信号进行处理为例进行说明。其中，具体包括如下步骤：
40.步骤s101、通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果。
41.其中，原始采集数据可以是数据采集装置如传感设备采集的信息。以雷达装置为例，其可以是信号接收前端采集的目标物体的回波信号。示例性的，可以是通过设置的多个接收天线，利用mimo(multiple input multiple output，多输入多输出)技术虚拟为的多个通道接收的数据。
42.其中，第一处理单元示例性的可以是fpga(field programmable gate array，可编程逻辑门阵列)处理单元，其中fpga处理单元为专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有器件门电路数较少的问题。其基本结构包括可编程输入输出单元、可配置逻辑块、数字时钟管理模块、嵌入式块ram、布线资源、内嵌专用硬核和底层内嵌功能单元。
43.在一个实施例中，该第一运算处理为对原始采集数据进行的数据运算处理，以雷达回波信号为例，可以是对该雷达回波信号进行的一维傅里叶变换处理。该第一运算结果为对原始采集数据执行第一运算处理后得到的结果，如一维傅里叶变换后的信息数据。
44.步骤s102、通过所述第一处理单元将所述第一运算结果存储至共享内存中。
45.其中，共享内存为设置的可供第一处理单元和第二处理单元进行数据存储和获取的存储介质，如常见的ddr(double data rate，双倍速率)内存。
46.在一个实施例中，通过使用共享内存的方式进行处理单元之间的信息传输，而非采用总线形式，采用共享内存进行数据传输其耗时约等于0，而采用总线控制的形式进行处理单元之间的信息传递随着处理数据量的增大，其耗时会显著增加。针对需要高输出帧率数据的情况，如雷达设备应用中，其回波信号接收通道通常为16通道甚至更多时，该种通过总线控制的方式其完成最终的数据输出至少需要几十毫秒，在对雷达设备进行功能扩展的应用时，如旋转雷达或者摇摆雷达的应用，其性能将会受到极大影响。
47.步骤s103、通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理。
48.其中，该第二处理单元可以是arm处理单元，arm处理单元为一种低功耗成本的处理单元，其支持thumb(16位)/arm(32位)双指令集，兼容8位/16位器件。
49.其中，该数据筛选处理为对第一运算结果进行数据内容进行筛选的处理。如对第一运算结果中的非目标信息进行删除的处理。其中，非目标信息指第一运算结果中包含的对最终计算结果无用的信息，如噪声信息或者其他当前功能使用不到的参数信息等。具体的，其可通过检波算法来实现非目标信息的筛除。
50.示例性的，图1a为本发明实施例提供的一种第一运算结果展示示意图，如图1a所示，其总共包含有4通道的数据，在第二处理单元对该第一运算结果进行筛选处理时，如图1b所示，图1b为本发明实施例提供的一种对第一运算结果进行筛选的展示示意图。如图1b所示，对每个通道数据的波峰以下区域进行删除，保留部分如图1c所示，图1c为本发明实施例提供的一种对第一运算结果进行筛选后的展示示意图。如图1c所示，筛选后得到的数据量显著小于第一运算结果的数据量。
51.步骤s104、通过所述第二处理单元将筛选结果数据存储至所述共享内存中，以用于所述第一处理单元对所述筛选结果数据进行处理。
52.在一个实施例中，第二处理单元将筛选结果数据存储至共享内存中，以使其再度被第一处理单元获取并进行相应处理。
53.由上述方案可知，本方案中通过将共享内存的使用应用于多处理单元的硬件架构中，实现第一处理单元和第二处理单元的数据交互，由于共享内存可被处理单元的进程直接访问读写，而不需要任何数据的拷贝输出，解决了现有硬件设计架构中，如xilinx的zynq70xx系列，其采用axi总线控制的方式实现fpga和arm之间进行数据传输带来的传输速率受限的问题，实现了数据处理能力的显著提升。除此之外，本方案在进行数据处理过程中，通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果后，使用第二处理单元对该第一运算结果执行数据筛选处理，将筛选结果数据存储至共享内存中，以用于第一处理单元对所述筛选结果数据进行处理，显著减少了整体数据运算量，进一步提高了数据处理效率。
54.在上述方案的基础上，通过第一处理单元对原始采集数据执行第一运算处理，包括：通过第一处理单元对原始采集数据执行第一运算处理，同步进行原始采集数据的获取。在一个实施例中，以第一处理单元为fpga处理单元为例，通过利用其数据并发处理能力，在对原始采集数据执行第一运算处理的同时，同步进行原始采集数据的获取，进一步提升了数据处理速度。
55.在上述方案的基础上，在通过第一处理单元对原始采集数据执行第一运算处理之前，还包括通过第二处理单元执行的系统初始化步骤，以第二处理单元为arm处理单元为例，具体包括：通过arm处理单元对所述fpga处理单元进行初始化，对共享内存以及前端处理模块进行配置。arm处理单元进行的初始化配置包括对fpga处理单元进行的中断信息配置，共享内存地址及大小的约定配置，对前端处理模块中如雷达芯片的配置，包括锁相环、压控振荡器、发射前端以及接收前端的配置等。除此之外，fpga单元也包括对原始采集数据的数据量以及具体的运算处理的配置，以运算处理为傅里叶变换处理为例，其包括具体的
傅里叶变换计算的配置。
56.图2为本发明实施例提供的另一种高输出帧率数据处理方法的流程图，给出了一种对共享内存中筛选结果进行进一步处理的方法。如图2所示，技术方案具体如下：
57.步骤s201、通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果。
58.步骤s202、通过所述第一处理单元将所述第一运算结果存储至共享内存中。
59.步骤s203、通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理。
60.步骤s204、通过所述第二处理单元将筛选结果数据存储至所述共享内存中。
61.步骤s205、通过所述第一处理单元获取所述共享内存中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储至所述共享内存中。
62.其中，该第二运算处理可以是二维傅里叶变换处理。同样对雷达信号处理为例，该二维傅里叶变换目的用于得到目标的速度信息，其中前述的一维傅里叶变换得到的为目标的距离信息，其二维傅里叶变换后的结果为得到行向量为距离，列向量为速度的矩阵。示例性的，其对应的三维立体图如图2a所示，图2a为本发明实施例提供的一种对筛选结果进行第二运算处理后的展示示意图。
63.步骤s206、通过所述第二处理单元获取所述共享内存中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到第二筛选结果数据。
64.在一个实施例中，对第二运算结果进行的筛选处理包括对第二运算结果中的预设目标数据进行提取的筛选处理，该预设目标数据示例性的为前述确定出的包含目标距离和速度的数据。可选的，可以是采用检波算法进行数据筛选。
65.由上述方案可知，在多处理单元的数据处理中，通过使用共享内存进行信息传输的方式，解决了现有技术中数据处理效率低的问题，实现了数据处理能力的显著提升。通过将该方式应用于复杂的、多通道、高输出帧率数据的场景下，保证了信息处理的及时性和准确性。
66.需要说明的是，上述的第一运算处理和第二运算处理，以及对第一运算结果和第二运算结果的示例处理方式针对与毫米波雷达场景，针对不同的处理场景和信号处理算法，其可以表征其他的具体的处理内容。
67.图3为本发明实施例提供的另一种高输出帧率数据处理方法的流程图，给出了一种具体对第二筛选结果数据进行处理的方式。如图3所示，技术方案具体如下：
68.步骤s301、通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果。
69.步骤s302、通过所述第一处理单元将所述第一运算结果存储至共享内存中。
70.步骤s303、通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理。
71.步骤s304、通过所述第二处理单元将筛选结果数据存储至所述共享内存中。
72.步骤s305、通过所述第一处理单元获取所述共享内存中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储
至所述共享内存中。
73.步骤s306、通过所述第二处理单元获取所述共享内存中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到第二筛选结果数据。
74.步骤s307、通过所述第二处理单元对所述第二筛选结果数据进行计算，将计算结果输出至数据输出模块。
75.在一个实施例中，通过第二处理单元对第二筛选结果数据进行计算，将结果输出至数据输出模块，如目标的角度信息数据，其计算方式可采用dbf算法。其中，以第二处理单元为arm处理单元为例，该第二处理单元在当前处于空闲状态时，将计算结果输出至数据输出模块。即arm处理单元一方面进行对第一运算结果和第二运算数据的处理，当其处于空闲期间，进行结果输出。
76.由上述方案可知，在多处理单元的数据处理中，通过使用共享内存进行信息传输的方式，解决了现有技术中数据处理效率低的问题，实现了数据处理能力的显著提升。通过上述方案可以高效、及时的针对多通道数据计算得到最终处理结果，保证了数据处理的及时性。
77.图4为本发明实施例提供的另一种高输出帧率数据处理方法的流程图，给出了一种具体对第二筛选结果数据进行处理的方式。如图4所示，技术方案具体如下：
78.步骤s401、通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果。
79.步骤s402、通过所述第一处理单元将所述第一运算结果存储至共享内存中。
80.步骤s403、通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理。
81.步骤s404、通过所述第二处理单元将筛选结果数据存储至所述共享内存中。
82.步骤s405、通过所述第一处理单元获取所述共享内存中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储至所述共享内存中。
83.步骤s406、通过所述第二处理单元获取所述共享内存中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到第二筛选结果数据。
84.步骤s407、将所述第二筛选结果存储至所述共享内存中，通过所述第一处理单元获取所述共享内存存储的所述第二筛选结果，对所述第二筛选结果进行计算，将计算结果输出至所述数据输出模块。
85.在另一个实施例中，具体的通过第一处理单元对该第二筛选结果进行计算得到输出结果。其计算方式可以是三维傅里叶变换，由此以得到最终的角度信息。
86.在上述方案的基础上，第一处理单元和第二处理单元在各自进行数据处理完毕存储至共享内容后，可相应的给对方发送中断通知的方式，以使其他处理单元对共享内存中存储的数据进行获取以进行计算。
87.由上述方案可知，在多处理单元的数据处理中，通过使用共享内存进行信息传输的方式，解决了现有技术中数据处理效率低的问题，实现了数据处理能力的显著提升。通过上述方案可以高效、及时的针对多通道数据计算得到最终处理结果，保证了数据处理的及时性。
88.图5为本发明实施例提供的一种高输出帧率数据处理装置的结构框图，该装置用于执行上述实施例提供的高输出帧率数据处理方法，具备执行方法相应的功能模块和有益效果。如图5所示，该装置具体包括：第一处理单元101和第二处理单元102，其中，
89.第一处理单元101，用于对原始采集数据执行第一运算处理，得到第一运算结果，以及将所述第一运算结果存储至共享内存中；
90.第二处理单元102，用于获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理，以及将筛选结果数据存储至所述共享内存中，以用于所述第一处理单元对所述筛选结果数据进行处理。
91.由上述方案可知，通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果后，将第一运算结果存储至共享内存中，第二处理单元获取共享内存中存储的第一运算结果，对第一运算结果执行数据筛选处理后再存储至共享内存中，以用于第一处理单元对筛选结果数据进行处理，通过使用共享内存实现多处理单元的数据处理，解决了现有技术中在多处理单元架构下使用总线进行数据传输导致的数据处理效率低的问题，实现了数据处理能力的显著提升。
92.在一个可能的实施例中，所述第一处理单元101还用于：
93.在所述第二处理单元将筛选结果数据存储至所述共享内存中之后，获取所述共享内存中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储至所述共享内存中。
94.在一个可能的实施例中，所述筛选结果数据包括第一筛选结果数据，所述第二处理单元102还用于：
95.在将所述第二运算结果存储至所述共享内存中之后，获取所述共享内存中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到第二筛选结果数据；
96.所述第二处理单元对所述第二筛选结果数据进行计算，将计算结果输出至数据输出模块，或者将所述第二筛选结果存储至所述共享内存中，以用于所述第一处理单元进行处理。
97.在一个可能的实施例中，所述第二处理单元102具体用于：
98.所述第二处理单元在当前处于空闲状态时，将所述计算结果输出至数据输出模块。
99.在一个可能的实施例中，所述第一处理单元101还用于：
100.如果所述第二处理单元将所述第二筛选结果存储至所述共享内存中，则在将所述第二筛选结果存储至所述共享内存中之后，获取所述共享内存存储的所述第二筛选结果，对所述第二筛选结果进行计算，将计算结果输出至所述数据输出模块。
101.在一个可能的实施例中，所述第一处理单元101具体用于：
102.第一处理单元对原始采集数据执行第一运算处理，同步进行原始采集数据的获取。
103.在一个可能的实施例中，所述第一处理单元包括fpga处理单元，所述第二处理单元包括arm处理单元，所述arm处理单元还用于：
104.在对原始采集数据执行第一运算处理之前，对所述fpga处理单元进行初始化，对共享内存以及前端处理模块进行配置。
105.在一个可能的实施例中，所述第一处理单元101还用于：
106.将所述第一运算结果存储至共享内存中之后，发送中断通知至所述第二处理单元，以用于所述第二处理单元对所述共享内存中存储的数据进行处理；
107.所述第二处理单元102还用于：
108.在将筛选结果数据存储至所述共享内存中之后，发送中断通知至所述第一处理单元，以用于所述第一处理单元对所述共享内存中存储的数据进行处理。
109.在一个可能的实施例中，所述原始采集数据包括雷达回波信号，所述第一运算处理包括一维傅里叶变换处理，所述第二运算处理包括二维傅里叶变换处理。
110.在一个可能的实施例中，所述第二处理单元102具体用于：
111.对所述第一运算结果中的非目标信息进行删除；
112.对所述第二运算结果中的预设目标数据进行提取。
113.图6为本发明实施例提供的一种高输出帧率数据处理系统的结构框图，该系统包括前端处理模块201、数据处理模块202以及数据输出模块203，所述数据处理模块202分别和所述前端处理模块201以及所述数据输出模块203相连，所述数据处理模块202包括第一处理单元2021、第二处理单元2022和共享内存2023；
114.所述前端处理模块201，用于进行原始采集数据的采集；
115.所述第一处理单元2021，用于获取所述前端处理模块201采集的原始采集数据，对所述原始采集数据执行第一运算处理，得到第一运算结果，将所述第一运算结果存储至共享内存中2023；
116.所述第二处理单元2022，用于获取所述共享内存2023中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理，将筛选结果数据存储至所述共享内存中2023；
117.所述第一处理单元2021，还用于获取所述共享内存2023中存储的所述筛选结果数据，对所述筛选结果数据执行第二运算处理，得到第二运算结果，将所述第二运算结果存储至所述共享内存2023中；
118.所述第二处理单元2022，还用于获取所述共享内存2023中存储所述第二运算结果，对所述第二运算结果进行筛选处理，得到筛选结果对所述第二筛选结果数据进行计算，将计算结果传输至所述数据输出模块203，或者，将所述第二筛选结果存储至所述共享内存中2023，以用于所述第一处理单元2021对所述第二筛选结果进行处理，将处理结果传输至所述数据输出模块203；
119.所述数据输出模块203，用于输出所述数据处理模块202的计算结果。
120.由上述可知，通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果后，将第一运算结果存储至共享内存中，第二处理单元获取共享内存中存储的第一运算结果，对第一运算结果执行数据筛选处理后再存储至共享内存中，以用于第一处理单元对筛选结果数据进行处理，通过使用共享内存实现多处理单元的数据处理，解决了现有技术中在多处理单元架构下使用总线进行数据传输导致的数据处理效率低的问题，实现了数据处理能力的显著提升。
121.图7为本发明实施例提供的一种高输出帧率数据处理设备的结构示意图，如图7所示，该设备包括第一处理单元301、第二处理单元302、共享内存303、前端处理模块304和数据输出模块305。设备中的第一处理单元301、第二处理单元302、共享内存303、前端处理模
块304和数据输出模块305可以通过总线或其他方式连接，图7中以通过总线连接为例。其中，每个处理单元配备有各自的处理器芯片、程序存储装置，该程序存储装置作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的高输出帧率数据处理方法对应的程序指令/模块。共享内存303为配置的供第一处理单元301和第二处理单元302进行数据存储和访问的存储介质；处理器芯片通过运行存储在程序存储装置中的软件程序、指令以及模块，从而执行设备的各种功能应用以及数据处理，即实现上述的高输出帧率数据处理方法。前端处理模块304可用于对外部信号进行接收，以用于处理单元对其进行分析处理。数据输出模块305用以输出处理单元的计算结果数据。
122.图8为本发明实施例提供的一种雷达设备的结构示意图，如图8所示，该雷达设备400包括前端处理模块401，用于进行原始采集数据的采集；数据处理模块402，用于通过本发明实施例所述的高输出帧率数据处理方法对所述原始采集数据进行处理，可以理解为：当所述原始采集数据被所述数据处理模块处理，使得所述数据处理模块实现本发明实施例所述的高输出帧率数据处理方法。其中，该雷达设备可以是集成在无人设备中的可以实现雷达功能的设备。本发明实施例还提供了一种可移动平台，包括本发明实施描述的雷达设备，如该雷达设备可以搭载在该可移动平台中用以实现雷达功能，同时实现本发明实施例所描述的高输出帧率数据处理方法。
123.本发明实施例还提供一种包含计算机可执行指令的存储介质，所述计算机可执行指令在由计算机处理器执行时用于执行一种高输出帧率数据处理方法，该方法包括：
124.通过第一处理单元对原始采集数据执行第一运算处理，得到第一运算结果；
125.通过所述第一处理单元将所述第一运算结果存储至共享内存中；
126.通过第二处理单元获取所述共享内存中存储的所述第一运算结果，对所述第一运算结果执行数据筛选处理；
127.通过所述第二处理单元将筛选结果数据存储至所述共享内存中，以用于所述第一处理单元对所述筛选结果数据进行处理。
128.值得注意的是，上述高输出帧率数据处理的实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明实施例的保护范围。
129.上述仅为本发明实施例的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明实施例不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明实施例的保护范围。因此，虽然通过以上实施例对本发明实施例进行了较为详细的说明，但是本发明实施例不仅仅限于以上实施例，在不脱离本发明实施例构思的情况下，还可以包括更多其他等效实施例，而本发明实施例的范围由所附的权利要求范围决定。