用于半导体存储器装置的行复制操作的保留行及相关联方法及系统与流程

1.本公开大体上涉及半导体存储器装置，且更确切地说，涉及用于半导体存储器装置的行复制操作的保留行，及相关联方法及系统。


背景技术：

2.存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等的各种电子装置相关的信息。存储器装置可为易失性或非易失性并且可具有各种类型，例如磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)等。通过将存储器单元充电到具有不同状态来将信息存储于各种类型的ram中。改进ram存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作时延、增加可靠性、增加数据保持、减少功率消耗或减少制造成本，以及其它度量。


技术实现要素：

3.本公开的方面涉及一种设备，其包括：存储器阵列，其包含行的群组，其中：第一组行经配置以写入从与所述存储器阵列耦合的主机装置接收的数据；及第二组行邻近所述第一组行安置，保留所述第二组的至少一个行以从所述第一组的任一行复制所述数据；感测放大器，其与所述第一及第二组的所述行耦合；外围电路系统，其与所述存储器阵列及所述感测放大器耦合，所述外围电路系统经配置以：激活所述第一组的行，所述行与所述存储器阵列的第一多个存储器单元耦合；经由所述感测放大器从所述第一多个存储器单元读取所述数据；激活所述第二组的所述至少一个行，所述至少一个行与所述存储器阵列的第二多个存储器单元耦合；经由所述感测放大器将所述数据写入所述第二多个存储器单元中；及在写入所述数据之后撤销激活所述行及所述至少一个行两者。
4.本公开的另一方面涉及一种方法，其包括：激活存储器阵列的第一行，其中所述第一行包含在所述存储器阵列的第一组行中，所述第一组中的每个行经配置以写入从与所述存储器阵列耦合的主机装置接收的数据；通过与所述第一组的所述行耦合的感测放大器从与所述第一行耦合的所述存储器阵列的第一多个存储器单元读取所述数据；激活所述存储器阵列的第二行，其中所述第二行包含在邻近所述第一组行安置的所述存储器阵列的第二组行中，保留所述第二行以从所述第一组的任一行复制所述数据；通过也与所述第二组的所述行耦合的所述感测放大器将所述数据写入与所述第二行耦合的所述存储器阵列的第二多个存储器单元中；及在写入所述数据之后撤销激活所述第一及第二行两者。
5.本公开的又另一方面涉及一种设备，其包括：存储器阵列，其包含多个行，其中所述多个中的至少一个行针对行复制操作保留且经由针对所述存储器阵列的存取命令不可寻址；感测放大器，其与所述多个行耦合；及外围电路系统，其与所述存储器阵列及所述感测放大器耦合，所述外围电路系统经配置以：激活所述多个中的行，所述行与所述存储器阵列的第一多个存储器单元耦合；经由所述感测放大器从所述第一多个存储器单元读取数
据；激活所述多个中的所述至少一个行，所述至少一个行与所述存储器阵列的第二多个存储器单元耦合；经由所述感测放大器将所述数据写入所述第二多个存储器单元中；及在写入所述数据之后撤销激活所述行及所述至少一个行两者。
附图说明
6.根据下文提供的具体实施方式及本公开的各种实施例的附图将更加充分地理解本公开。附图中的组件不一定按比例。实际上，重点在于清楚地说明本发明技术的原理。
7.图1是示意性地说明支持本发明技术的实施例的存储器装置的简化框图。
8.图2是说明根据本公开的实施例的用于执行行复制操作的各个组件的实例存储器装置的简化框图。
9.图3a及3b是根据本公开的实施例的包含用于行复制操作的保留行的实例阵列配置。
10.图4是示意性地说明根据本公开的实施例的实例存储器系统的简化框图。
11.图5是根据本公开的实施例的实例计算机系统的框图。
12.图6是根据本公开的实施例的用于执行行复制操作的方法的流程图。
具体实施方式
13.公开用于半导体存储器装置(例如，dram)的方法、系统及设备，其使用针对操作保留的一或多个行执行行复制操作。例如dram的一些半导体存储器装置将信息存储为累积于通过开关晶体管与字线(行)耦合的单元电容器中的电荷。归因于单元电容器与连接到单元电容器的周围组件(例如，金属线、开关晶体管的半导体结)之间的电压差，累积于单元电容器中的电荷往往会流失(可称为“泄漏”)到所述周围组件。在某些情况下，此泄漏可在存储器单元行经历“行锤击”时加剧，所述行锤击是指存储器单元行在特定持续时间内(例如，在比依序刷新操作之间的持续时间小的持续时间内)反复被驱动到作用电平。行锤击可加速与邻近经历行锤击的行(侵害者行)的行(受害者行)耦合的存储器单元中的泄漏。
14.可通过使用根据本发明技术的行复制操作来减少与行锤击活动相关联的风险(例如，与受害者行耦合的存储器单元丢失其信息)。举例来说，存储器装置可确定在行(例如，经历主机装置的重复存取操作的侵害者行)上发生的行锤击活动，并且生成从所述行到针对行复制操作保留的行(保留行)的数据副本。随后，存储器装置可在内部将行锤击活动路由到保留行，使得现在可在保留行上执行针对侵害者行的存取操作，例如，响应于由主机装置接收的读取操作而输出存储在保留行的存储器单元中的数据。与保留行相邻的行仍可能遭受由行锤击活动引起的泄漏，但这些相邻行可经配置以存储空数据(例如，一系列1或0、1及0的随机集合)或处于电稳定(例如，锁定)状态。以此方式，如果发生行锤击活动，则存储器装置可避免丢失有效数据(例如，用户数据、关于与存储器装置的各种操作性方面相关的其它数据的元数据)。
15.在一些实施例中，可在经配置以写入(存储)数据(例如，用户数据)的存储器阵列(“有源”存储器阵列)内指定此保留行。然而，在此类实施例中，存储器阵列的容量(因此存储器装置的存储容量)将减少，因为由于与行锤击相关联的风险，与保留行(及相邻受害者行)相关联的地址可不用于存储数据。本发明技术有助于在不减少存储器装置的存储容量
的情况下将存储器装置中存在的额外行用于行复制操作。举例来说，存储器装置可将额外行中的一个用作侵害者行的数据的临时存储库，并将行锤击活动引导到含有数据的额外行。因此，存储器装置可防止(或减轻)可不利地影响有源存储器阵列的受害者行的与行锤击相关联的风险。可称为虚设行的额外行可存在于有源存储器阵列的边界处或附近，以确保在处理步骤期间存储器单元在有源存储器阵列中的适当形成。另外或替代地，额外行可存在于有源存储器阵列与一组冗余行之间。
16.图1中描述根据本发明技术的实施例的存储器装置的实例框图。图2中描述根据本公开的实施例的用于执行行复制操作的存储器装置的各个组件。图3a及3b说明用于描述额外行可如何用于减少与行锤击活动相关的风险的存储器阵列配置。图4及5描述根据本公开的实施例的实例存储器系统及实例计算机系统。在图6中描述根据本公开的实施例的用于执行行复制操作的方法。
17.图1是示意性地说明支持本发明技术的实施例的存储器装置100的简化框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，在图1的实例中，存储体0至15)，并且每个存储体可包含多个字线(wl)、多个位线(bl)，及布置在字线及位线的交点处的多个存储器单元。在一些情况下，字线可称为行，并且位线可称为列及/或数据线。字线wl的选择可由行解码器140执行，并且位线bl的选择可由列解码器145执行。可为对应的位线bl提供感测放大器(samp)，并将其连接到至少一个相应的本地i/o线对(liot/b)，所述本地i/o线对又可通过传输门(tg)耦合到至少一个相应的主要i/o线对(miot/b)，所述传输门可充当开关。
18.存储器阵列150可包含在存储器阵列150的物理边界处或附近的虚设字线(wl)及/或虚设位线(bl)。当与“活动”字线及与耦合的“活动”存储器单元相比时，虚设字线及与其耦合的虚设存储器单元可在结构上相同地布置。在制造存储器阵列150的各种方法步骤期间，处理条件(例如，蚀刻气体化学物质、化学机械平坦化(cmp)工艺参数、光刻曝光条件)可受呈现在存储器装置100上的图案影响。因此，如果不存在虚设字线(及/或虚设位线)，则跨越存储器阵列150的物理边界的处理条件可能是不均匀的。处理条件中的此不均匀性可能导致接近物理边界的存储器单元与远离物理边界的存储器单元的不同物理及/或电特性。
19.存在邻近于物理边界安置的虚设字线可为靠近其的“活动”字线提供均匀处理条件，使得那些“活动”字线(及与其耦合的存储器单元)可与存储器阵列150的其它“活动”字线(及与其耦合的存储器单元)可大体上相同地形成。举例来说，虚设字线可为物理边界之外的“活动”字线的各种图案特征(例如，用于栅极、接触、扩散等的布局图案)提供均匀的间距(例如，恒定间距)。就此而言，虚设字线将均匀处理条件延伸(或保持)到物理边界之外。某些虚设字线(例如，在“活动”字线附近的虚设字线)可包含能够存储数据的全功能虚设存储器单元。
20.另外或替代地，存储器阵列150可包含经保留以修复(例如，替代)确定为非功能性(“缺陷性”)的一或多个“活动”字线的一组字线。所述一组字线可称为冗余字线。存储器阵列150可进一步包含在“活动”字线与冗余字线之间的额外行。此额外行可在其间提供缓冲区以减少行锤击活动的风险，并且可称为缓冲行。举例来说，在不存在缓冲区的情况下，与冗余行中的一个相邻的最后一个“活动”行可能经受行锤击(因此，变成侵害者行)。如上文所描述，由于行锤击活动，邻近于侵害者行的冗余行可能遭受泄漏，从而使存储在与冗余行
耦合的存储器单元中的信息处于风险中。因此，缓冲行提供“活动”字线与冗余字线之间的间隔。耦合到缓冲行的存储器单元可进行电测试及刷新，但可不经配置以存储数据。
21.存储器装置100可经配置以保留用于行复制操作的一或多个虚设行及/或缓冲行，以提供临时位置来收集原理“活动”字线的行锤击活动。与保留的虚设(及/或缓冲)行相邻的虚设(及/或缓冲)行可经配置以存储空数据或以其它方式维持稳定条件，并且存储器装置100可能不需要控制与其耦合的存储器单元的变化或对所述变化作出响应。如本文中更详细地描述，保留的虚设(及/或缓冲)行可针对存储器装置在内部寻址，但从与存储器装置100耦合的主机装置隐藏或不可寻址。换句话说，保留的虚设(及/或缓冲)行可由与行解码器耦合的行驱动器驱动，所述行解码器经配置以基于由存储器装置100生成的信号而识别保留的虚设(及/或缓冲)行。
22.存储器装置100可采用包含耦合到命令总线及地址总线的命令及地址终端的多个外部终端，以分别接收命令信号cmd及地址信号addr。存储器装置可进一步包含用于接收芯片选择信号cs的芯片选择终端、用于接收时钟信号ck及ckf的时钟终端、用于接收数据时钟信号wck及wckf的数据时钟终端、数据终端dq、rdqs、dbi(用于数据总线反相功能)及dmi(用于数据掩码反相功能)、电源终端vdd、vss、vddq及vssq，及裸片上终止终端odt。
23.可从外部向命令终端及地址终端供应地址信号及存储体地址信号。供应到地址终端的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(xadd)供应到行解码器140，且将经解码列地址信号(yadd)供应到列解码器145。地址解码器110也可接收addr输入的存储体地址部分并且将经解码存储体地址信号(badd)及存储体地址信号供应到行解码器140及列解码器145两者。
24.可从存储器控制器向命令终端及地址终端供应命令信号cmd、地址信号addr及芯片选择信号cs。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令及写入命令)。选择信号cs可用于选择存储器装置100以对提供到命令及地址终端的命令及地址作出响应。当将有源cs信号提供到存储器装置100时，可对命令及地址进行解码，并且可执行存储器操作。命令信号cmd可作为内部命令信号icmd经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用于解码内部命令信号icmd以生成用于执行存储器操作的各种内部信号及命令的电路，所述内部信号例如用于选择字线的行命令信号及用于选择位线的列命令信号。内部命令信号还可包含输出及输入激活命令，例如时控命令cmdck(图1中未展示)。
25.在一些实施例中，命令解码器115可进一步包含用于跟踪各种计数或值(例如，由存储器装置100接收的刷新命令的计数或由存储器装置100执行的自刷新操作的计数)的一或多个寄存器118a。在一些实施例中，寄存器118a的子集可称为模式寄存器且经配置以存储用户定义的变量以在执行各种功能、特征及模式时提供灵活性。举例来说，存储器装置可基于模式寄存器的状态在测试模式下操作。
26.当将读取命令发出到具有开放行的存储体且及时供应列地址作为读取命令的一部分时，可从存储器阵列150中由行地址(可能已作为识别所述开放行的激活命令的一部分而提供)及列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号经由
读取/写入放大器155及输入/输出电路160从数据终端dq、rdqs、dbi及dmi输出读取数据。可在由读取时延信息rl限定的时间处提供读取数据，所述读取时延信息可编程在存储器装置100中，例如模式寄存器(例如，寄存器118a)中。可在ck时钟信号的时钟循环方面限定读取时延信息rl。举例来说，读取时延信息rl可为当提供相关联读取数据时在存储器装置100接收读取命令之后的ck信号的时钟循环数。
27.当将写入命令发出到具有开放行的存储体且及时供应列地址作为写入命令的一部分时，可根据wck及wckf时钟信号将写入数据供应到数据终端dq、dbi及dmi。写入命令可由命令解码器115接收，所述命令解码器115可向输入/输出电路160提供内部命令，使得写入数据可由输入/输出电路160中的数据接收器接收，并通过输入/输出电路160及读取/写入放大器155供应到存储器阵列150。可在通过行地址及列地址指定的存储器单元中写入写入数据。可在由写入时延wl信息限定的时间处将写入数据提供到数据终端。写入时延wl信息可编程于存储器装置100中，例如模式寄存器(例如，寄存器118a)中。可在ck时钟信号的时钟循环方面限定写入时延wl信息。举例来说，写入时延信息wl可为当接收到相关联的写入数据时在存储器装置100接收到写入命令之后的ck信号的时钟循环数。
28.可向电源终端供应电源电势vdd及vss。可将这些电源电势vdd及vss供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势vdd和vss而产生各种内部电势vpp、vod、vary、vperi等等。内部电势vpp可用于行解码器140中，内部电势vod及vary可用于包含在存储器阵列150中的感测放大器中，且内部电势vperi可用于许多其它电路块中。
29.还可向电源终端供应电源电势vddq。电源电势vddq可连同电源电势vss一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势vddq可为与电源电势vdd相同的电势。在本发明技术的另一个实施例中，电源电势vddq可为与电源电势vdd不同的电势。然而，可将专用电源电势vddq用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。
30.可向裸片上终止终端供应裸片上终止信号odt。可将裸片上终止信号odt供应到输入/输出电路160以指示存储器装置100进入裸片上终止模式(例如，在存储器装置100的其它终端中的一或多个处提供预定数目的阻抗电平中的一个)。
31.可向时钟终端及数据时钟终端供应外部时钟信号及互补外部时钟信号。可将外部时钟信号ck、ckf、wck、wckf供应到时钟输入电路120。ck及ckf信号可互补，并且wck及wckf信号也可互补。互补时钟信号可同时具有相对的时钟电平及相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
32.时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的cke信号启用时，输入缓冲器可接收ck及ckf信号以及wck及wckf信号。时钟输入电路120可接收外部时钟信号以生成内部时钟信号iclk。可将内部时钟信号iclk供应到内部时钟电路130。内部时钟电路130可基于从命令解码器115接收的内部时钟信号iclk及时钟启用信号cke而提供各种相位及频率受控的内部时钟信号。
33.举例来说，内部时钟电路130可包含接收内部时钟信号iclk且将各种时钟信号提
供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(io)时钟信号。io时钟信号可被供应到输入/输出电路160，并且可用作用于确定读取数据的输出定时及写入数据的输入定时的定时信号。可以多个时钟频率提供io时钟信号，使得可以不同数据速率从存储器装置100输出数据及将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合乎需要的。当期望较低功率消耗时，较低时钟频率可为合乎需要的。也可将内部时钟信号iclk供应到定时发生器135，并且因此可生成各种内部时钟信号。
34.图2是说明根据本发明技术的实施例的用于执行行复制操作的各个组件的存储器装置200的简化框图。存储器装置200可为参考图1所描述的存储器装置100的实例或包含存储器装置100的方面。举例来说，存储器装置200可包含存储器阵列205、多个行驱动器220、辅助行驱动器221、行解码器225、感测组件240(包含一或多个感测放大器)、数据缓冲器245、列解码器250、外围电路系统260，及测试模式组件265等等。
35.存储器阵列205可为存储器阵列150的实例或包含存储器阵列150的方面。此外，存储器阵列150展示为包含主阵列210及辅助阵列215。尽管出于说明的目的将主阵列210及辅助阵列215描绘为包含间隙，但是主阵列210与辅助阵列215之间的结构配置(例如，阵列的布局)经设计以与如图3a及3b中所示相同，并且除了行之间的空间之外，可不存在物理间隙(或间隔)。存储器阵列205可组织成行的群组。也就是说，主阵列210可包含经配置以存储由与存储器装置200耦合的主机装置提供的数据(例如，用户数据)的第一组行(例如，行r0到rn-1)。辅助阵列215可包含第二组行，并且可保留第二组中的至少一个行(例如，展示且识别为行“d”的行)以从第一组中的任一行复制数据。
36.此外，存储器阵列205可包含一组列235。所述一组列235对于主阵列210及辅助阵列215是共用的。借助于实例，主阵列150可包含1,024个行及512个列，其对应于半兆位存储容量。尽管存储器装置200被描绘为具有单个存储器阵列205以清楚地说明本发明技术的原理，但是在其它实施例中，存储器装置200可具有多于一个此类存储器阵列，使得存储器装置200可提供比半兆位大得多的存储容量，例如32千兆位、64千兆位，或甚至更大。在一些情况下，在图2中描绘的存储器阵列205可称为存储器区段，其共享主阵列210与辅助阵列215之间的共同感测组件(例如，感测组件240)。如果存储器装置200经配置以包含多于一个此类存储器阵列(存储器区段)，则可进一步将存储器阵列组织成一或多个存储体及/或存储体组。
37.第一组的行中的每一个可与对应行驱动器220耦合，所述行驱动器经配置以驱动与其耦合的个别行。此外，第二组的至少一个行可与辅助行驱动器221耦合。行驱动器220及辅助行驱动器221两者可由行解码器225(其可为行解码器140的实例或包含行解码器140的方面)驱动。以此方式，基于提供到行解码器225的行地址信息230(例如，参考图1描述的xadd)，行解码器225可选择行驱动器220中的一个来激活第一组中的行(例如，行r0到rn-1中的一个)。此外，外围电路系统260可在内部生成信号261，所述信号包含识别特定存储器区段(如果存在多于一个存储器区段)及特定存储器区段的特定辅助行驱动器221的信息。外围电路系统260可将信号261传输到行解码器225，使得响应于接收到信号261，行解码器225可选择辅助行驱动器221来激活第二组的至少一个行。因此，第二组的至少一个行在本导体装置200内可内部寻址，但是从主机装置隐藏(不可寻址)，例如xadd缺乏引导行解码器
225选择辅助行驱动器221的信息。
38.感测组件240(例如，感测放大器)可经配置以与第一组的行(例如，主阵列210的行)及第二组的行(例如，辅助阵列215的行)耦合。换句话说，感测组件240由主阵列210及辅助阵列215共享，并且主阵列210及辅助阵列215可视为存在于共享感测组件240的存储器区段的物理边界内。在一些实施例中，一或多个此类存储器区段(例如，存储器阵列205)可包含在参考图1描述的存储器存储体中。因此，存储器装置200可包含多个存储器区段，在图2中说明其中一个。在一些实施例中，感测组件240可包含多个感测放大器，所述感测放大器经配置以与第一及第二组的行耦合，使得感测放大器可存取(例如，读取、写入)来自第一及第二组的任一行的数据。
39.此外，感测组件240可与数据缓冲器245耦合。在一些实施例中，数据缓冲器245可被视为感测组件240的一部分。此外，感测组件240的感测放大器可将数据锁存(例如，保存)在数据缓冲器245处(例如，从存储器阵列205的行读取(检索)的数据、将存储(写入)到存储器阵列205的行的日期)。在读取操作期间，感测组件240可结合外围电路系统260将从存储器阵列205检索的数据保存(例如，锁存)到数据缓冲器245中。类似地，在写入操作期间，感测组件240可结合外围电路系统260将数据从数据缓冲器245移动到存储器阵列205，以将数据写入(存储)到存储器阵列205中。
40.数据缓冲器245可进一步与列解码器250(其可为列解码器145的实例或包含列解码器145的方面)耦合。列解码器250可经配置以基于提供到列解码器250的列地址信息255(例如，参考图1描述的yadd)一次选择列的子集，以将数据输出到数据总线270(或从其输入数据)(所述数据总线又可与参考图1描述的输入/输出电路160耦合)。举例来说，在读取操作期间，列解码器250可一次从512个列中选择例如由列地址标识的十六(16)个列。因此，需要将数据从数据缓冲器245输出到数据总线270的总共三十二(32)个循环来从存储器阵列205的行输出总共512个位。
41.外围电路系统260可经配置以确定重复地存取第一组(例如，主存储器210)的行-例如，在主阵列210中发生行锤击活动。外围电路系统260可进一步确定执行如本文所描述的行复制操作-例如，将数据从主存储器210的行复制到辅助存储器215的保留行。因此，外围电路系统260可激活(例如，打开)与第一多个存储器单元(例如，512个存储器单元)耦合的第一组的行(例如，侵害者行)。外围电路系统260可经由感测组件240从第一多个存储器单元读取(检索)数据，并且将数据保存(或锁存)在数据缓冲器245中。
42.此后，外围电路系统260还可激活与第二多个存储器单元(例如，512个存储器单元)耦合的第二组(例如，辅助阵列215)的保留行，使得外围电路系统260可经由感测组件240将数据(例如，来自主阵列210的数据)存储在第二多个存储器单元中。就此而言，外围电路系统260可通过感测组件同时将数据存储在第一及第二多个存储器单元中，因为已激活主阵列210的行及辅助阵列215的保留行两者(例如，耦合到行的存储器单元对感测组件240“开放”)。随后，外围电路系统260可撤销激活(例如，“关闭”存储器单元)主阵列210的行及辅助阵列215的保留行两者。以此方式，外围电路系统260完成行复制操作，使得第一及第二多个存储器单元包含相同数据(即，相同数据)。
43.此外，外围电路系统260可与测试模式组件265耦合。测试模式组件265可经配置以管理仅可由存储器装置200的制造商存取的各种测试模式功能-例如，存取存储器装置200
的熔丝阵列、临时评估存储器装置200的某些操作或特征等。举例来说，存储器装置200可结合测试模式组件265测试辅助阵列215内的存储器单元的功能性。
44.如本文所描述，外围电路系统260在存储器阵列205内(例如，在共享共同感测组件的存储器区段内)执行行复制操作，而不激活存储器装置200的数据总线270。换句话说，从主阵列210读取(检索)的数据保存(锁存)在数据缓冲器245处，而外围电路系统260激活(打开)辅助阵列215中的保留行。随后，外围电路系统260将已保存在数据缓冲器245中的数据同时存储(写入)回到主阵列210及保留行。因此，本文所描述的行复制操作不会导致激活列解码器250，以在多个循环(例如，每次传送16个位以输出256个数据位的32个循环)内将数据输出到数据总线270-例如，通过多个列地址排序以从行输出整个数据集。
45.本发明技术有助于存储器装置200以高效方式执行行复制操作，其可用于其它功能。举例来说，如果在存储器装置200已实施于系统(例如，存储器系统、计算机系统)中之后将存储器阵列的一或多个行确定为有缺陷的，则存储器装置200可执行封装后修复(ppr)操作。在一些实施例中，存储器装置200可通过下文参考图3b更详细地描述的存储器装置的冗余平面的行(冗余行)修复(替代)存储器阵列的一或多个缺陷行。此外，在一些情况下，存储器装置200可结合测试模式组件265编程非易失性存储器组件(例如，熔丝阵列)，以存储一或多个缺陷行与代替缺陷行的冗余行之间的映射信息，使得可在无电力的情况下保留映射信息。在一些情况下，此ppr操作可称为需要大量时间完成的硬ppr操作-例如，进入测试模式以存取熔丝阵列、编程熔丝阵列等。
46.根据本发明技术的实施例的行复制操作可提供比硬ppr操作更高效的替代方案。举例来说，如果存储器装置200确定需要替换主阵列210的一或多个行(例如，需要ppr操作)，则在一些情况下，结合与存储器装置200耦合的主机装置，存储器装置200可使用本文所描述的行复制操作将主阵列210的一或多个行的内容复制到辅助阵列215的行。在一些情况下，鉴于省略生成非易失性映射信息(例如，对熔丝阵列进行编程)，此类行复制操作可被称为软ppr操作。当与硬ppr操作相比时，可在大量减少的时间段内实现软ppr操作(例如，与硬ppr操作相比几乎瞬时实现)，因为行复制操作可共享共同感测组件的存储器阵列的区段内实现，更不用说对熔丝阵列进行编程。在一些实施例中，主机装置可维持映射信息，使得如果存储器装置200经历断电及通电循环，则主机装置可恢复主阵列210的缺陷行与辅助阵列215的行之间的映射关系。
47.图3a是根据本公开的实施例的包含用于行复制操作的一或多个保留行的实例存储器阵列305a。存储器阵列305a可为存储器阵列205的实例或包含存储器阵列205的方面。举例来说，第一组行r0到rn-1可对应于主阵列210，并且第二组行d0到d7可对应于辅助阵列215。图3a中描绘的存储器阵列305a可被视为存储器阵列305a的行(字线)的布局。行d0到d7(及相关联的存储器单元及列，未展示)中的每一个设计(例如，布置)成与行r0到rn-1相同。因此，辅助阵列215的行(及与其耦合的存储器单元)可在物理上(及/或在结构上)与主阵列210的行(及与其耦合的存储器单元)相同地呈现在存储阵列305a的布局上。
48.然而，在制造存储器阵列305a的各种处理步骤期间，处理条件(例如，蚀刻气体化学物质、化学机械平坦化(cmp)工艺参数、光刻曝光条件)可受呈现在包含存储器阵列305a的存储器装置上的图案影响。举例来说，在存储器阵列305a的物理边界(界限)外部(例如，在行d7外部)的处理条件可不同于存储器阵列305a的边缘行(例如，行d7到d4或d3)可经历
的处理条件。此外，对于位于存储器阵列305a内部比边缘行更远的行，处理条件可以达到稳态。因此，在完成制造工艺之后，在存储器阵列305的边缘处(或边缘附近)的行(及与其耦合的存储器单元)可包含与远离边缘定位的行相比不同的物理属性(例如，线宽及/或空间、波动及/或波纹)。
49.在一些情况下，在接近边缘的行与其余部分之间的此不均匀性可称为邻近效应。邻近效应在本质上可为瞬时的。换句话说，邻近效应可从边缘朝向存储器阵列305a的中心耗损(例如，减小、达到稳态)。举例来说，邻近效应可影响前三个或四个边缘行(取决于各种处理环境)，使得来自边缘的第五行可与更远离边缘的任何行大体上相同。
50.因此，辅助阵列215的行可紧靠(例如，邻近)主阵列210安置，使得主阵列210的行可无邻近效应。如果没有辅助阵列215中的行，则主阵列210的若干行(例如，rn-1通过rn-3或rn-4)可与远离边缘的行(例如，ri-1、ri、ri+1)具有不同物理属性。因此，当与远离边缘的行的存储器单元相比时，边缘行的某些存储器单元可包含不同电特性。在一些情况下，边缘行的存储器单元可能根本不起作用。因此，辅助阵列215的行可被视为在制造存储器阵列305a的处理步骤期间将均匀处理条件提供到主阵列210的行。举例来说，辅助阵列215的行(例如，行d0到d7)可针对在主阵列210的物理边界附近的主阵列210的“活动”行(例如，rn-1、rn-2等)的各种图案特征(例如，栅极、接触、扩散等的布局图案)提供均匀间距(例如，恒定间距)。就此而言，虚设字线将均匀处理条件延伸(或保持)到主阵列210的物理边界之外。此外，辅助阵列215的行(例如，行d7)可限定存储器阵列305a的物理边界。尽管存储器阵列305a不展示紧靠行r0的另一组辅助阵列，但是本领域技术人员将容易地理解，另一组辅助阵列将紧靠(例如，邻近)行r0安置以防止邻近效应影响主阵列210的行r0(及紧靠r0的若干行，包含r1到r3或r4)。
51.在一些实施例中，可将辅助阵列215的行提供(例如，形成)于一组多个行(可称为行群组)中。举例来说，将d0到d3的四(4)个行提供为包含在辅助阵列215中的行群组216a。另外，可将d4到d7的另一四(4)个行提供为也包含在辅助阵列215中的另一行群组216b。在不同实施例中，行群组可包含不同数量的行，例如两(2)个、八(8)个，或甚至更多。在一些实施例中，可基于邻近效应的瞬时性质而确定辅助阵列215的行的数量。举例来说，如果邻近效应影响前两个或前三个边缘行，则辅助阵列215可包含具有四个行的一个行群组(例如，行群组216a)。在另一实例中，如果邻近效应影响前四个或前五个边缘行，则辅助阵列215可包含各自具有四个行的两个行群组(例如，行群组216a及216b)。在一些情况下，辅助阵列215的此类行可称为虚设行，因为辅助阵列215的行可不用于存储数据(例如，用户数据)。
52.在一些实施例中，某些虚设行可不受瞬时邻近效应的影响并且包含与其耦合的全功能存储器单元。举例来说，虚设行d7到d3可受邻近效应影响，但是虚设行d2到d0可不受邻近效应相应，即耦合到虚设行d0、d1及d2的存储器单元可为全功能的。因此，如参考图2所描述，可为行复制操作保留至少一个功能性虚设行(例如，d1或d2)。就此而言，包含存储器阵列305a的存储器装置(例如，存储器装置200)可经配置以电气地测试虚设行的存储器单元。举例来说，在测试模式(例如，结合测试模式组件265)下，存储器装置可测试每个虚设行的存储器单元的功能性。因此，每个虚设行可耦合到行驱动器，其中的一个(例如，辅助行驱动器221)在图2中作为实例说明。
53.如本文所描述，存储器装置可确定针对主阵列210中的行中的一个，例如行ri(侵
害者行)的行锤击活动作为针对行ri的行锤击活动的结果，存储在耦合到行ri+1及行ri-1(受害者行)的存储器单元中的数据可能处于风险中。因此，存储器装置可执行行复制操作以将存储在侵害者行(即，行ri)的存储器单元中的数据复制到包含全功能存储器单元的虚设行d1。随后，存储器装置可路由与行锤击活动相关的存取操作，以在具有来自行ri(侵害者行)的数据副本的虚设行d1上执行。因此，行ri不再是侵害者行，因为虚设行d1变成新侵害者行。由于相邻虚设行(例如，虚设行d0及d2)不存储有效数据(例如，通过存储空数据或以其它方式维持稳定条件)，因此可避免(减小、防止或以其它方式减少)与行锤击活动相关联的风险，即使新受害者行d0和d2遭受行锤击活动。
54.图3b是根据本公开的实施例的包含用于行复制操作的一或多个保留行的实例存储器阵列305b。存储器阵列305b可包含存储器阵列305a及阵列205的方面。举例来说，第一组行r0到rn-1可对应于主阵列210。此外，第二组行b0到b3及第三组行a0到a3可对应于辅助阵列215。图3b中描绘的存储器阵列305b可被视为存储器阵列305b的行(字线)的布局。行b0到b3及a0到a3(及相关联的存储器单元及列，未展示)中的每一个设计(例如，布置)成与行r0到rn-1相同。因此，辅助阵列215的行(及与其耦合的存储器单元)可在物理上与主阵列210的行(及与其耦合的存储器单元)相同地呈现在存储阵列305b的布局上。此外，另一组虚设行(例如，参考图3a描述的虚设行d0到d7)可紧靠行a3安置，以防止行a0到a3(及在一些情况下，行b0到b3)受邻近效应影响。
55.在一些实施例中，行a0到a3可经配置以修复(替代)确定为有缺陷的主阵列210的一或多个行。在一些情况下，行a0到a3可称为一组冗余行320。就此而言，包含存储器阵列305b的存储器装置(例如，存储器装置200)可建立并维持主阵列210的缺陷行与替代缺陷行的冗余行中的一个之间的映射关系，使得存储器装置可基于映射关系路由针对缺陷行的存取操作以在冗余行上执行。在一些实施例中，所述一组冗余行320可为存储器装置的冗余平面的一部分，其可包含用于额外阵列区段(未展示)的额外冗余行。
56.在一些实施例中，行b0到b3被视为在主阵列210与所述一组冗余行320之间提供缓冲区。因此，行b0到b3可称为一组缓冲行315。就此而言，包含行r0到rn-1的主阵列210邻接所述一组缓冲行315的第一侧，并且所述一组冗余行320邻接与第一侧相反的所述一组缓冲行315的第二侧。
57.在不存在所述一组缓冲行315的情况下(例如，如果所述一组冗余行320紧靠行rn-1安置)，如果行rn-1由于针对其的行锤击活动而变成侵害者行，则冗余行中的一个(例如，群组中的冗余行a0)可变成受害者行。因此，所述一组缓冲行315可将所述一组冗余行320与主阵列210分开，而不丢失阵列图案中的连续性，例如以避免邻近效应。缓冲行可包含可进行测试，但可不用于存储数据(例如，用户数据)的功能性存储器单元。因此，可针对如本文所描述的行复制操作保留缓冲行中的至少一个(例如，缓冲行b1及/或缓冲行b2)，并且可减少与针对主阵列210的行锤击活动相关联的风险。举例来说，即使缓冲行b1变成收集行锤击活动的侵害者行，也不存在破坏或丢失数据的风险，因为相邻受害者缓冲行(例如，缓冲行b2及b0)不存储数据。
58.尽管在前述实例实施例中，存储器装置包含存储器阵列(例如，阵列部分)，其具有用于朝向存储器阵列的边缘(或紧靠主阵列)的行复制操作的保留行，但是本发明技术不限于此。举例来说，用于行复制操作的保留行可呈现在经配置以存储有效数据的主阵列内。在
此类实施例中，主机装置(例如，控制器)可结合存储器装置控制行复制操作的方面，例如确保行复制操作的目的地行不包含有效数据，跟踪紧靠目的地行的受害者行、保持准确数据等。在一些实施例中，控制器可结合存储器装置分配主阵列中的某些行(例如，两个或更多个连续行)，以便为行复制操作保留，并阻止存取操作到达已为行复制操作分配(保留)的行(例如，减少存储器装置的存储容量)。此外，用于行复制操作的保留行可呈现在存储器装置的存储器阵列内的任何位置，只要保留行与存储器阵列共享共同感测组件(例如感测放大器)。
59.图4是示意性地说明根据本发明技术的实施例的存储器系统400的简化框图。存储器系统400包含可操作地耦合到存储器模块420(例如，双列直插式存储器模块(dimm))的主机装置410。存储器模块420可包含通过总线440可操作地连接到多个存储器装置450的控制器电路系统430。根据本公开的方面，存储器装置450可包含具有参考图2到3b描述的主阵列及辅助阵列的存储器阵列，以便执行如本文所描述的行复制操作。在一些实施例中，响应于检测到存储器阵列中的行锤击活动，存储器装置450可执行此类行复制操作。在完成行复制操作后，存储器装置450可路由与行锤击活动相关的存取操作以在辅助阵列上执行，以减少与对主阵列的行锤击活动相关联的风险。
60.图5说明计算机系统500的实例机器，在所述计算机系统内可执行用于使机器执行本文中所论述的方法中的任何一或多种的指令集。在替代实施例中，机器可连接(例如联网)到lan、内联网、外联网及/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
61.所述机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
62.实例计算机系统500包含处理装置502、主存储器504(例如，只读存储器(rom)、闪存存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器506(例如，闪存存储器、静态随机存取存储器(sram)等)，及数据存储系统518，其经由总线530彼此通信。根据本公开的方面，主存储器504可包含具有参考图2到3b描述的主阵列及辅助阵列的存储器阵列，以便执行如本文所描述的行复制操作。在一些实施例中，响应于检测到存储器阵列中的行锤击活动，主存储器504可经配置以执行此类行复制操作。在完成行复制操作后，主存储器504可路由与行锤击活动相关的存取操作以在辅助阵列上执行，以减少与主阵列的行锤击活动相关联的风险。
63.处理装置502表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体来说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置502也可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置502经配置以执行指令526以用于执行本文中所论述的操作及步骤。计算机系统500可进一步包含网络接口装置508以在网络
520上通信。
64.数据存储系统518可包含机器可读存储媒体524(也被称为计算机可读媒体)，所述机器可读存储媒体524上存储有指令526的一或多个集合或体现本文中所描述的方法或功能中的一或多个的软件。指令526也可在其由计算机系统500执行期间完全或至少部分地驻存在主存储器504内及/或处理装置502内，主存储器504及处理装置502也构成机器可读存储媒体。
65.尽管在实例实施例中机器可读存储媒体524展示为单个媒体，但是应认为术语“机器可读存储媒体”包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一或多种的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体及磁性媒体。
66.图6是说明根据本发明技术的实施例的操作存储器装置的方法的流程图600。流程图600可为存储器装置100(或外围电路系统260)可执行的方法的实例或包含所述方法的方面，如参考图1到5所描述。
67.所述方法包含激活存储器阵列的第一行，其中第一行包含在存储器阵列的第一组行中，第一组中的每个行经配置以写入从与存储器阵列耦合的主机装置接收的数据(框610)。根据本发明技术的一个方面，可通过外围电路系统(例如，外围电路系统260)执行框610的激活特征，如参考图2到5所描述。
68.所述方法进一步包含通过与第一组的行耦合的感测放大器从与第一行耦合的存储器阵列的第一多个存储器单元读取数据(框615)。根据本发明技术的一个方面，可通过外围电路系统(例如，外围电路系统260)执行框615的检索特征，如参考图2到5所描述。
69.所述方法进一步包含激活存储器阵列的第二行，其中第二行包含在邻近第一组行安置的存储器阵列的第二组行中，保留第二行以从第一组的任一行复制数据(框620)。根据本发明技术的一个方面，可通过外围电路系统(例如，外围电路系统260)执行框620的激活特征，如参考图2到5所描述。
70.所述方法进一步包含通过也与第二组的行耦合的感测放大器将数据写入与第二行耦合的存储器阵列的第二多个存储器单元中(框625)。根据本发明技术的一个方面，可通过外围电路系统(例如，外围电路系统260)执行框625的存储特征，如参考图2到5所描述。
71.所述方法进一步包含在写入数据之后撤销激活第一及第二行两者(框630)。根据本发明技术的一个方面，可通过外围电路系统(例如，外围电路系统260)执行框630的撤销激活特征，如参考图2到5所描述。
72.在一些实施例中，第二组行限定存储器阵列的物理边界，且经配置以在制造存储器阵列的处理步骤期间针对超出物理边界的第一组的行的图案特征提供均匀间距。在一些实施例中，执行读取数据及写入数据，而不激活包含存储器阵列的设备的数据总线。在一些实施例中，所述方法可进一步包含将数据保存在与感测放大器耦合的数据缓冲器中，其中将数据写入第二多个存储器单元中对应于写入已保存在数据缓冲器中的数据。
73.在一些实施例中，将数据写入第二多个存储器单元中包含通过感测放大器同时将数据写入第一多个存储器单元中。在一些实施例中，所述方法可进一步包含确定重复地存取第一组的第一行，其中至少部分地基于确定重复地存取第一行而激活第一行。在一些实
施例中，所述方法可进一步包含在撤销激活第一及第二行两者之后，识别针对第一行的存取命令，及内部地路由存取命令以在第二行上执行。
74.已在针对计算机存储器内的数据位的操作的算法及符号表示方面呈现了先前详细描述的一些部分。这些算法描述及表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
75.然而，应牢记，所有这些及类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可指控制及变换计算机系统的寄存器及存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作及过程。
76.本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、cd-rom及磁性光盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
77.本文中呈现的算法及显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或可证明构造用于执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
78.本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、闪存存储器组件等。
79.在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神及范围的情况下对本发明进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。
80.所属领域的技术人员应了解，可以多种方式改变上文所描述的图1到6中所说明的组件及框。举例来说，可重新布置逻辑的次序，可并行地执行子步骤，可省略所说明的逻辑，可包含其它逻辑等。在一些实施方案中，上文所描述的组件中的一或多个可执行下文描述的过程中的一或多个。
81.在本说明书中对“实施方案”(例如“一些实施方案”、“各种实施方案”、“一个实施方案”、“实施方案”等)的提及意指结合实施方案描述的特定特征、结构或特性包含在本公开的至少一个实施方案中。这些短语在说明书中的各个位置的出现未必全部指代同一实施方案，也不是与其它实施方案互斥的单独或替代性实施方案。此外，描述了各种特征，这些
特征可通过一些实施方案而不通过其它实施方案呈现。类似地，描述了各种要求，这些要求可为对于一些实施方案的要求而非对于其它实施方案的要求。
82.如本文中所使用，高于阈值意指处于比较中的项的值高于指定的另一值，处于比较中的项在具有最大值的某一指定数目的项当中，或处于比较中的项具有指定的顶部百分比值内的值。如本文中所使用，低于阈值意指处于比较中的项的值低于指定的另一值，处于比较中的项在具有最小值的某一指定数目的项当中，或处于比较中的项具有指定的底部百分比值内的值。如本文中所使用，在阈值内意指处于比较中的项的值介于两个指定其它值之间，处于比较中的项在中间指定数目的项当中，或处于比较中的项具有中间指定的百分比范围内的值。例如高或不重要等相对术语当不以其它方式定义时可理解为指配一个值并确定所述值将如何与确立的阈值进行比较。举例来说，短语“选择快速连接”可理解为意指选择具有对应于其连接速度所指配的高于阈值的值的连接。
83.如本文中所使用，词语“或”是指一组项的任何可能的排列。举例来说，短语“a、b或c”是指a、b、c中的至少一个，或其任何组合，例如以下中的任一个：a；b；c；a及b；a及c；b及c；a、b及c；或例如a及a；b、b及c；a、a、b、c及c的任何项的倍数；等。
84.上文提到的任何专利、专利申请案及其它参考文献以引用的方式并入本文中。必要时，可修改方面，以采用上文所描述的各个参考文献的系统、功能及概念提供其它的进一步实施方案。如果以引用方式并入的文献中的陈述或标的物与本技术案的陈述或标的物冲突，则本技术案应起主导作用。