一种用于多阱嵌套CMOS工艺版图级漏电自动检查方法与流程

一种用于多阱嵌套cmos工艺版图级漏电自动检查方法
技术领域
1.本发明涉及一种用于多阱嵌套cmos工艺版图级漏电自动检查方法，属于集成电路设计过程中功能评测领域。


背景技术：

2.高压模数/数模转换器、高压运算放大器、高压开关等高压模拟器件的电源电压值一般为
±
10v～
±
20v，集成规模在千个晶体管量级，因此通常采用多个工艺阱嵌套的cmos工艺实现高压特性。然而在电路设计仿真过程中，由于器件模型缺乏相邻器件间阱寄生情况的建模和仿真，由阱间寄生导通造成的漏点风险不能通过仿真暴露和预防，造成了多次流片的损失，成为高压模拟器件设计中的重点难点，比如在某款国产化高压数模器件的研制过程中，初样产品发生了偶发漏电的现象；再如某款高压数模转换器，由于高压寄生导通导致的总剂量指标下降，难以满足国产化研制要求。
3.多工艺阱间漏电难以在设计阶段检测的原因在于：
4.多阱嵌套工艺集成电路设计采用工艺厂提供的器件模型及参数，该模型多基于常用的bsim3v3模型，该模型不包含阱间寄生参数模型。
5.多阱嵌套工艺集成电路设计采用成熟eda工具，而成熟eda工具通常结合成熟bsim3v3模型进行仿真方法设置，因此eda工具不能对阱间寄生参数进行仿真。


技术实现要素：

6.本发明解决的技术问题是：针对目前现有技术中，成熟应用的晶体管仿真模型和检查规则，无法实现多阱嵌套工艺下阱间寄生导致的漏电情况检测需求，提出了一种用于多阱嵌套cmos工艺版图级漏电自动检查方法。
7.本发明解决上述技术问题是通过如下技术方案予以实现的：
8.一种用于多阱嵌套cmos工艺版图级漏电自动检查方法，步骤如下：
9.(1)对被测多阱嵌套cmos版图电路中高压晶体管的版图工艺嵌套情况进行梳理和分析，获取典型多阱嵌套工艺特征；
10.(2)根据步骤(1)所得典型多阱嵌套工艺特征，基于bsim3v3四端口模型，生成包含阱间寄生的六端口端子；
11.(3)根据集成电路通用设计仿真平台识别所得的器件模型语言、包含阱间寄生的六端口端子，生成多阱嵌套cmos晶体管的六端口模型；
12.(4)利用集成电路设计任务所需的版图设计检查规则，对包含阱间寄生的六端口端子进行检查，获取对阱间寄生的检查规则；
13.(5)根据对阱间寄生的检查规则及多阱嵌套cmos晶体管的六端口模型，对被测多阱嵌套cmos版图电路的版图文件进行电路正常功能的仿真确认；
14.(6)若仿真确认检查结果为六端口仿真模型对被测多阱嵌套cmos版图电路功能有影响，则对多阱嵌套cmos晶体管的六端口模型及检查规则进行调整直至仿真确认检查结果
为六端口仿真模型对被测多阱嵌套cmos版图电路功能无影响，否则继续对版图电路漏电情况进行排查；
15.(7)利用六端口仿真模型及检查规则对版图电路进行全局漏电检查确认；
16.(8)若无漏电现象，则检查结束；若存在漏电情况，则找出漏电点并对版图电路进行修改，修改后重复步骤(6)、步骤(7)直至版图电路不存在漏电情况为止。
17.所述步骤(1)中，版图工艺嵌套情况梳理具体为：
18.对被测多阱嵌套cmos版图电路中高压晶体管的嵌套阱层数、各极衬底端的地线连接情况、地电平差异进行分析。
19.所述步骤(2)中，包含阱间寄生的六端口端子设置有传统源极、栅极、漏极、衬底极，还包括深阱衬底极、衬底隔离极，其中,多级嵌套阱用于增加击穿势垒，各极衬底用于地线连接，各极地电平保持相同；。
20.所述步骤(3)中，多阱嵌套cmos晶体管的六端口模型中，包含自带表征晶体管各端口及两个新增端口，新增端口用于表征多阱结构中各阱衬底的地线电位，所述六端口模型根据流片工艺厂原厂晶体管工艺文件的模型语言及语法建立，其中：
21.建模过程具体步骤为：
22.步骤一：完成建模及端子添加，初步形成六端口模型；
23.步骤二：完成阱间寄生二极管的两极版图面积计算公式添加。
24.所述步骤(4)中，所述检查规则用于进行版图电路的阱间寄生漏电检查，基于步骤(3)中的六端口模型，计算获取阱间寄生二极管的等效电容，并根据两个新增端口的地电平与其他衬底地电平的电位差异，分析寄生二极管被击穿风险，完成自动化的版图全局检查。
25.本发明与现有技术相比的优点在于：
26.本发明提供的一种用于多阱嵌套cmos工艺版图级漏电自动检查方法，通过对高压晶体管多阱嵌套工艺的特点进行建模，以及检查规则文件的修改，可保证在版图设计阶段对阱间寄生情况的全面全局自动排查和识别，解决了以往仅能在流片后测试阶段暴漏漏电现象从而增加产品开发成本及周期的问题，充分保证了该类工艺器件的可靠性。
附图说明
27.图1为发明提供的多阱嵌套cmos工艺版图级漏电自动检查方法流程图；
28.图2为发明提供的多阱嵌套cmos工艺版图级漏电模型示意图；
29.图3为发明提供的六端子模型建模文件示意图；
30.图4为发明提供的六端子模型工艺检查文件示意图；
具体实施方式
31.一种用于多阱嵌套cmos工艺版图级漏电自动检查方法，用于解决在设计阶段难以发现阱间漏电现象的评测难题，具体步骤如下：
32.(1)对被测多阱嵌套cmos版图电路中高压晶体管的版图工艺嵌套情况进行梳理和分析，获取典型多阱嵌套工艺特征；
33.其中，版图工艺嵌套情况梳理具体为：
34.对被测多阱嵌套cmos版图电路中高压晶体管的嵌套阱层数、各级衬底端的地线连
接情况、地电平差异进行分析；
35.(2)根据步骤(1)所得典型多阱嵌套工艺特征，基于bsim3v3四端口模型，生成包含阱间寄生的六端口端子；
36.其中，包含阱间寄生的六端口端子设置有传统源极、栅极、漏极、衬底极，还包括深阱衬底极、衬底隔离极，新增的多级嵌套阱用来增加击穿势垒，以实现高电压设计，新增的各极衬底用于地线连接，各极地电平应尽可能保持相同；
37.(3)根据集成电路通用设计仿真平台识别所得的器件模型语言、包含阱间寄生的六端口端子，生成多阱嵌套cmos晶体管的六端口模型；
38.其中，多阱嵌套cmos晶体管的六端口模型除原厂自带表征晶体管各端外，多出的两个端口用于表征多阱结构中各阱衬底的地线电位，该模型的设计与生成应充分基于流片工艺厂原厂晶体管工艺文件的模型语言和语法，建模过程共分为两个步骤：步骤一完成建模及端子添加，初步形成六端口模型，步骤二完成阱间寄生二极管的两极版图面积计算公式添加；
39.(4)利用集成电路设计任务所需的版图设计检查规则，对包含阱间寄生的六端口端子进行检查，获取对阱间寄生的检查规则；
40.其中，所述检查规则用于进行版图电路的阱间寄生漏电检查，通过外部设计系统进行确认及添加；
41.(5)根据对阱间寄生的检查规则及多阱嵌套cmos晶体管的六端口模型，对被测多阱嵌套cmos版图电路的版图文件进行电路正常功能的仿真确认；
42.(6)若仿真确认检查结果为六端口仿真模型对被测多阱嵌套cmos版图电路功能有影响，则对多阱嵌套cmos晶体管的六端口模型及检查规则进行调整直至仿真确认检查结果为六端口仿真模型对被测多阱嵌套cmos版图电路功能无影响，否则继续对版图电路漏电情况进行排查；
43.(7)利用六端口仿真模型及检查规则对版图电路进行全局漏电检查确认；
44.(8)若无漏电现象，则检查结束；若存在漏电情况，则找出漏电点并对版图电路进行修改，修改后重复步骤(6)、步骤(7)直至版图电路不存在漏电情况为止。
45.下面根据具体实施例进行进一步说明：
46.在当前实施例中，如图1所示，基于多阱嵌套cmos工艺版图级漏电自动检查方法，具体步骤如下：
47.(1)梳理得到典型多阱嵌套工艺特点：
48.本次设计采用的tsmc 0.25cmos工艺，经过电路及地电平分析，确定典型高压晶体管为工艺文件中的nch_5型晶体管；
49.(2)梳理形成包含阱间寄生的六端口端子；
50.原厂自带nch_5型晶体管端口为四个，源极、栅极、漏极、衬底极；通过分析工艺特点，增加深阱衬底极和衬底隔离极端子，工艺结构示意图如图2所示；
51.(3)形成多阱嵌套cmos晶体管的六端口模型；
52.基于cadence spectre可识别的机器语言，形成如图3所示的模型，其中，原厂自带端口为d、g、s、b，新增端口为nbl_iso和sub，阱间寄生的二极管表述为d1和d2，同时对两个寄生二极管的两端端口和寄生电容面积和介电常数进行描述和表征；
53.(4)形成对阱间寄生的检查规则；
54.基于cadence仿真软件，以及tsmc工艺检查规则文件，添加阱间寄生检查规则，如图4所示；
55.(5)对版图文件进行电路正常功能的仿真确认无误；
56.(6)对版图文件进行全局漏电检查确认；
57.基于cadence仿真软件，对该版图设计的文件进行漏电检查；
58.(7)经漏电检查，排查了版图中潜在的73处漏电点，通过对问题版图的接地打孔增加等修改，直至自动检查不再出现漏点问题，经过流片验证，器件在测试阶段未出现漏电情况，大大提升了设计仿真精度和能力。
59.对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
60.本发明说明书中未作详细描述的内容属于本领域技术人员的公知技术。