一种PCIE设备全局复位控制装置、方法及服务器与流程

一种pcie设备全局复位控制装置、方法及服务器
技术领域
1.本发明涉及pcie设备复位控制领域，具体涉及一种pcie设备全局复位控制装置、方法及服务器。


背景技术：

2.在众多服务器设备中，pcie作为重要的信号资源，cpu需要连接很多pcie设备，在某些特定情况下，pcie资源不足时，会使用pcie switch进行pcie资源扩展，虽然会造成一部分的pcie速率下降，但是pcie资源增多后，可以连接更多的终端设备。由于使用了更多地终端设备及pcie switch，每个设备及pcie switch都需要perst信号（全局复位信号）进行pcie设备复位。
3.现有服务器由于板卡分类及板上芯片的不同，大部分perst信号是由cpu、pch、cpld的gpio引脚定义的，这些设备可以精确地控制每个gpio引脚的延时，并且由于cpld是控制上电的设备，以及拥有很多的gpio引脚，所以cpld作为perst信号的发出端是最好的。
4.但是在某些特定的板卡上，由于预算及客户要求，不能使用cpld芯片，使用mcu芯片作为cpld芯片的替代。每个pcie设备独占一个perst信号，不同的设备拥有不同的perst信号延时时间，在板卡调试时会出现较少的问题。然而mcu芯片在引脚数量及功能都少于cpld芯片，要求尽可能的使用较少的gpio引脚控制perst信号，就会出现一个perst信号控制多个pcie设备，这样会导致多个pcie设备同时进行pcie初始化，会引发pcie设备顺序问题。


技术实现要素：

5.为解决上述问题，本发明提供一种pcie设备全局复位控制装置、方法及服务器，为每个pcie设备配置对应的延时电路，各个延时电路级联，使一个全局复位信号依次经延时后传输到相应pcie设备，实现使用唯一的全局复位信号在不同时间对多个pcie设备复位，避免多个pcie设备同时初始化而出现pcie设备顺序问题。
6.第一方面，本发明的技术方案提供一种pcie设备全局复位控制装置，包括mcu芯片和至少两个pcie设备，该装置还包括至少两个延时电路，延时电路数量与pcie设备数量一致，一个延时电路对应一个pcie设备；各个延时电路依次级联，同时各个延时电路的输出端连接至相应pcie设备；mcu芯片输出全局复位信号至第一个延时电路，经第一个延时电路延时后输出给第一个pcie设备，同时第一个延时电路输出的全局复位信号传输至第二个延时电路，经第二个延时电路延时后输出给第二个pcie设备，以此类推，使全局复位信号经相应延时电路传输至各个pcie设备。
7.进一步地，延时电路包括，开关电路：输入端与mcu芯片输出端连接或与前一个延时电路的输出端连接，在接收到mcu芯片或前一个延时电路输出的高电平全局复位信号时导通，为计算电路提供触发
信号；计时电路：输入端与开关电路输出端连接，从开关电路接收到触发信号时进行计时，一定时间后输出高电平信号作为延时后的全局复位信号发送至相应pcie设备和下一个延时电路的输入端。
8.进一步地，开关电路包括nmos管、pmos管、第一分压电阻、第二分压电阻和第三分压电阻；nmos管的栅极与mcu芯片输出端或前一个延时电路的输出端连接，源极接地，漏极与第二分压电阻的第二端连接；第二分压电阻的第一端与第一分压电阻的第二端连接，第一分压电阻的第一端接供电电压；第二分压电阻的第一端还与pmos管的栅极连接，pmos管的漏极接供电电压，源极连接第三分压电阻的第一端，第三分压电阻的第二端连接计时电路的输入端。
9.进一步地，开关电路的nmos管与mcu芯片之间或与前一个延时电路之间还设置有子计时电路；子计时电路输入端与mcu芯片输出端连接或与前一个延时电路的输出端连接，在接收到mcu芯片或前一个延时电路输出的高电平全局复位信号时进行计时，一定时间后输出触发信号至nmos管。
10.进一步地，子计时电路包括第一充电电容和第一放电电阻；第一充电电容的第一端与mcu芯片输出端连接或与前一个延时电路的输出端连接，第二端接地；第一放电电阻与第一充电电容并联；第一充电电容的第一端还与nmos管的栅极连接。
11.进一步地，计时电路包括第二充电电容和第二放电电阻；第二充电电容的第一端与第三分压电阻的第二端连接，第二端接地，第二放电电阻与第二充电电容并联；第二充电电容的第一端连接至相应pcie设备和下一个延时电路输入端。
12.进一步地，开关电路包括与门和上拉电阻；与门的第一输入端经上拉电阻连接供电电压，第二输入端与mcu芯片输出端连接或与前一个延时电路的输出端连接；与门的输出端连接计时电路的输入端。
13.进一步地，计时电路包括第三充电电容和第三放电电阻；第三充电电容的第一端与与门的输出端连接，第二端接地，第三放电电阻与第三充电电容并联；第三充电电容的第一端连接至相应pcie设备和下一个延时电路输入端。
14.第二方面，本发明的技术方案还提供一种pcie设备全局复位控制方法，包括以下步骤：mcu芯片输出全局复位信号至第一个延时电路；第一个延时电路延时一定时间后将全局复位信号输出至第一个pcie设备和第二个延时电路；第二个延时电路延时一定时间后将全局复位信号输出至第二个pcie设备和第三个延时电路，以此类推，使全局复位信号经相应延时电路传输至各个pcie设备。
15.第三方面，本发明的技术方案还提供一种服务器，配置有上述任一项所述的pcie
设备全局复位控制装置。
16.本发明提供的一种pcie设备全局复位控制装置、方法及服务器，相对于现有技术，具有以下有益效果：为每个pcie设备配置对应的延时电路，各个延时电路级联，使一个全局复位信号依次经延时后传输到相应pcie设备，实现使用唯一的全局复位信号在不同时间对多个pcie设备复位，避免多个pcie设备同时初始化而出现pcie设备顺序问题。
附图说明
17.为了更清楚的说明本技术实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1是本发明实施例一提供的一种pcie设备全局复位控制装置结构示意图。
19.图2是本发明实施例一提供的一种pcie设备全局复位控制装置一具体实施例结构示意图。
20.图3是本发明实施例二提供的一种pcie设备全局复位控制装置级联延时电路结构示意图。
21.图4是本发明实施例三提供的一种pcie设备全局复位控制装置级联延时电路结构示意图。
具体实施方式
22.为了使本技术领域的人员更好地理解本技术方案，下面结合附图和具体实施方式对本技术作进一步的详细说明。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
23.实施例一针对mcu（microcontroller unit，微控制单元）芯片使用同一个全局复位信号控制多个pcie设备，容易出现多个pcie设备同时初始化而带来pcie设备顺序问题，本实施例提供一种pcie设备全局复位控制装置，通过延时电路依次对各个pcie设备的全局复位信号进行延时传输，实现使用唯一的全局复位信号在不同时间对多个pcie设备复位，避免出现pcie设备顺序问题。
24.如图1所示，本实施例提供的一种pcie设备全局复位控制装置包括mcu芯片、至少两个pcie设备以及至少两个延时电路，其中延时电路数量与pcie设备数量一致，一个延时电路对应一个pcie设备。
25.各个延时电路依次级联，同时各个延时电路的输出端连接至相应pcie设备。
26.mcu芯片输出全局复位信号至第一个延时电路，经第一个延时电路延时后输出给第一个pcie设备，同时第一个延时电路输出的全局复位信号传输至第二个延时电路，经第二个延时电路延时后输出给第二个pcie设备，以此类推，使全局复位信号经相应延时电路传输至各个pcie设备。
27.本实施例提供的pcie设备全局复位控制装置为每个pcie设备配置对应的延时电
路，各个延时电路级联，使一个全局复位信号依次经延时后传输到相应pcie设备，实现使用唯一的全局复位信号在不同时间对多个pcie设备复位，避免多个pcie设备同时初始化而出现pcie设备顺序问题。
28.如图2所示，在一些具体实施例中，延时电路包括开关电路和计时电路，开关电路接收到全局复位信号后导通，继而计时电路被触发开始计时，一定时间后输出电平信号作为全局复位信号传输至对应pcie设备和下一个延时电路。
29.需要说明的是，一般mcu芯片输出的全局复位信号为高电平信号，相应的计时电路经过一定时间计时后也输出高电平信号作为全局复位信号。当然，在其他实施例中，全局复位信号也可以为低电平信号，相应的计时电路输出低电平信号作为全局复位信号。
30.具体地，开关电路：输入端与mcu芯片输出端连接或与前一个延时电路的输出端连接，在接收到mcu芯片或前一个延时电路输出的高电平全局复位信号时导通，为计算电路提供触发信号。计时电路：输入端与开关电路输出端连接，从开关电路接收到触发信号时进行计时，一定时间后输出高电平信号作为延时后的全局复位信号发送至相应pcie设备和下一个延时电路的输入端。
31.可以理解的是，第一个延时电路的开关电路输出端与mcu芯片输出端连接，接收mcu芯片输出的高电平全局复位信号，其他延时电路的开关电路输出端与其前一个延时电路的输出端连接，相应的接收其前一个延时电路输出的高电平全局复位信号。
32.实施例二本实施例提供的一种pcie设备全局复位控制装置，采用mosfet延时电路，以mos管作电子开关实现开关电路设计，以充电电容的充电实现计时电路的设计。
33.如图3所示为本实施例提供的pcie设备全局复位控制装置级联延时电路结构示意图。
34.以第一个延时电路为例说明，开关电路包括nmos管q1、pmos管q2、分压电阻r2、分压电阻r3和分压电阻r4。
35.nmos管q1的栅极与mcu芯片输出端连接，源极接地，漏极与分压电阻r3的第二端连接；分压电阻r3的第一端与分压电阻r2的第二端连接，分压电阻r2的第一端接供电电压。分压电阻r3的第一端还与pmos管q2的栅极连接，pmos管q2的漏极接供电电压，源极连接分压电阻r4的第一端，分压电阻r4的第二端连接计时电路的输入端。
36.可以理解的是，对于其他延时电路，nmos管的栅极连接前一个延时电路输出端。
37.开关电路导通后，向计时电路发出触发信号，计时电路开始计时，在一些具体实施例中，在nmos管q1之前再设置一子计时电路，在高电平全局复位信号传输过来之后，经子计时电路计时一定时间再传输给nmos管q1导通电路。
38.具体地，子计时电路由充电电容充电实现计时，具体包括充电电容c1和放电电阻r1。充电电容c1的第一端与mcu芯片输出端连接，第二端接地；放电电阻r1与充电电容c1并联。充电电容c1的第一端还与nmos管q1的栅极连接。
39.可以理解的是，对于其他延时电路，充电电容第一端连接前一个延时电路输出端，例如第二个延时电路的充电电容c3第一端连接第一个延时电路c2的第一端。
40.本实施例中，计时电路同样通过充电电容充电实现计时，具体的包括充电电容c2和放电电阻r5。充电电容c2的第一端与分压电阻r4的第二端连接，第二端接地，放电电阻r5
与充电电容c2并联；充电电容c2的第一端连接至相应pcie设备和下一个延时电路输入端。
41.本实施例mosfet延时电路的工作原理为：1）、初始状态下perst为低，当perst信号为高电平时，由于电容两端电压不会突变，nmos管具有这样的特性： n沟道mos管在vgs＜vth时，不能构成导电沟道，管子处于截止状态。只要当vgs≥vth时，才有沟道构成。沟道构成以后，在漏—源极间加上正向电压vds，就有漏极电流产生。所以开始时q1处于截止状态，随着充电电容c1充电，两端电压增大。由于vc1=vgs，之后q1导通。
42.2）、在q1处于截止状态的时候，分压电阻r2、r3之间的电压为vcc。当q1处于导通和包含状态的时候，r2、r3之间的电压由于r3的分压变为vr3=i*r3《vcc3）、由于q2是pmos管，p沟道mos管在vgs＜vth时，可以构成导电沟道，管子处于导通状态，且q2的栅极连接在分压电阻r2、r3之间。初始时q1处于截止状态，q2的vgs=vcc-vcc=0v；当q1导通和饱和时，vgs=vr3-vcc=i*r3-vcc《vcc，vgs《vth时，q2导通。
43.4）、q2导通后，vcc通过r4给c2充电，c2两端电压vc2增大，增大到一定值，就可以被识别为高电平perst1。
44.5）、当perst信号由高电平变为低电平后，q1、q2截止,c1通过r1放电，c2通过r5放电。perst信号经过延时后变为perst1。
45.通过改变c1、c2、r1、r4、r5的大小即可调节mosfet延时电路的延时时间。
46.实施例三本实施例提供的一种pcie设备全局复位控制装置，采用andgate延时电路，以与门实现开关电路设计，以充电电容的充电实现计时电路的设计。
47.如图4所示为本实施例提供的pcie设备全局复位控制装置级联延时电路结构示意图。
48.以第一个延时电路为例说明，开关电路包括与门u1和上拉电阻r11。与门u1的第一输入端经上拉电阻r11连接供电电压，第二输入端与mcu芯片输出端连接接；与门u1的输出端连接计时电路的输入端。
49.可以理解的是，对于其他延时电路，其与门的第二输入端与前一个延时电路的输出端连接。
50.本实施例中，计时电路包括充电电容c3和放电电阻r12。充电电容c3的第一端与与门u1的输出端连接，第二端接地，放电电阻r12与充电电容c3并联；充电电容c3的第一端连接至相应pcie设备和下一个延时电路输入端。
51.本实施例andgate延时电路工作原理为：1）、初始状态下，perst为低电平，即b=0，vcc通过r11上拉将u1的一端拉高至高电平，即a=1。a&b=1&0=y=0，所以此时u1的输出perst1为低电平。
52.2）、当perst为高电平时，即b=1。由于u1的一端始终被拉高，a=1。所以在正常情况下，a&b=y=1，但是由于y端电容的加入，y=1时需要先给c5充电，c5充电完成后，perst1可以被认定为高电平。
53.3）、之后perst被前端芯片拉低为低电平，a&b=1&0=y=0时，c5通过r11放电，放电之后，perst1被认定为低电平。
54.通过改变c5、r11的大小即可调节andgate延时电路的延时时间。
55.实施例四本实施例提供一种pcie设备全局复位控制方法，由上述任一实施例的pcie设备全局复位控制装置实现。
56.该方法包括以下步骤：s101，mcu芯片输出全局复位信号至第一个延时电路；s102，第一个延时电路延时一定时间后将全局复位信号输出至第一个pcie设备和第二个延时电路；s103，第二个延时电路延时一定时间后将全局复位信号输出至第二个pcie设备和第三个延时电路，以此类推，使全局复位信号经相应延时电路传输至各个pcie设备。
57.本实施例的pcie设备全局复位控制方法基于前述的pcie设备全局复位控制装置实现，因此该方法中的具体实施方式可见前文中的pcie设备全局复位控制装置的实施例部分，所以，其具体实施方式可以参照相应的各个部分实施例的描述，在此不再展开介绍。
58.另外，由于本实施例的pcie设备全局复位控制方法基于前述的pcie设备全局复位控制装置实现，因此其作用与上述装置的作用相对应，这里不再赘述。
59.实施例五本实施例提供一种服务器，配置上述任一实施例的pcie设备全局复位控制装置。
60.以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。