一种基于FPGA固定以太网数据长度的方法以及设备与流程

文档序号:29622845发布日期:2022-04-13 13:43阅读:来源:国知局

技术特征:
1.一种基于fpga固定以太网数据长度的方法,其特征在于,应用于fpga中的control fsm模块,包括:通过写入端握手模块与ethernet ip模块构建连接,实时检测是否有以太网数据包输入;当所述写入端握手模块检测到有以太网数据包输入时,利用数据缓存重排模块判断所述以太网数据包中的每组数据是否能构成预设字节数据;若当前组数据不能构成所述预设字节数据,则将所述当前组数据进行缓存,等待下一组数据输入;若所述当前组数据能构成所述预设字节数据,则通过写入端缓存所述当前组数据到双端口ram模块中,同时利用写入端地址生成模块更新所述双端口ram模块的写入地址;利用地址比较模块比较所述双端口ram模块的写入地址和读取地址,当所述写入地址长度比所述读取地址长度大于预设长度时,触发读出端地址生成模块产生所述双端口ram模块的读取地址,并向下游编码模块输出所述双端口ram模块已缓存的数据。2.如权利要求1所述的方法,其特征在于,所述通过写入端握手模块与ethernet ip模块构建连接,实时检测是否有以太网数据包输入前包括:通过外接光电转换模块连接所述ethernet ip模块和所述control fsm模块,便于传输以太网数据包。3.如权利要求1所述的方法,其特征在于,所述通过写入端握手模块与ethernet ip模块构建连接,实时检测是否有以太网数据包输入包括:当所述写入端握手模块检测到所述ethernet ip模块发出的以太网数据包是错误数据包时,将刚写入的入的数据作为无效数据,在接收下一个数据包时要覆盖之前的所述错误数据包。4.如权利要求3所述的方法,其特征在于,所述当所述写入端握手模块检测到是错误数据包,所述地址生成模块的地址不会更新,保持之前正确数据包的地址。5.如权利要求1所述的方法,其特征在于,所述利用数据缓存重排模块判断所述以太网数据包中的每组数据是否能构成预设字节数据包括:当所述数据缓存重排模块在处理第一组数据或者最后一组数据时,若所述第一组数据或者所述最后一组数据能构成所述预设字节数据时,则所述写入端地址生成器的生成地址会增加;若所述第一组数据或者所述最后一组数据不能构成所述预设字节数据时,则所述写入端地址生成器的生成地址保持不变。6.如权利要求1所述的方法,其特征在于,当所述写入地址长度比所述读取所述地址长度大于预设长度时,则所述地址比较模块输出已缓存足够数据的指示信号至读出端信号处理模块;利用所述读出端信号处理模块输出数据有效信号至所述下游编码模块,并输出地址使能信号至所述读出端地址生成模块产生读取地址。7.如权利要求6所述的方法,其特征在于,所述利用所述读出端信号处理模块输出数据有效信号至所述下游编码模块包括:通过所述读出端信号处理模块输出数据有效信号,使所述双端口ram模块的读出端口
与所述下游编码模块建立连接,将所述地址使能信号传输至所述读出端地址生成模块产生读出端地址并控制所述双端口ram模块的读出端口传输相应的数据至所述下游编码模块;并实时检测所述以缓存的数据是否传输完成;若所述以缓存的数据传输完成,则断开所述双端口ram模块的读出端口与所述游编码模块的连接。8.如权利要求1所述的方法,其特征在于,所述触发读出端地址生成模块产生所述双端口ram模块的读取地址,并向下游编码模块输出所述双端口ram模块已缓存的数据后包括:当所述下游编码模块处于异常情况造成所述双端口ram模块数据溢出时,将后续以太网数据包丢弃,直至所述下游编码模块恢复正常。9.一种基于fpga固定以太网数据长度的设备,其特征在于,包括:存储器,用于存储计算机程序;处理器,用于执行所述计算机程序时实现如权利要求1至8任一项所述一种基于fpga固定以太网数据长度的方法的步骤。10.一种计算机可读存储介质,其特征在于,所述计算机可读存储介质上存储有计算机程序,所述计算机程序被处理器执行时实现如权利要求1至8任一项所述一种基于fpga固定以太网数据长度的方法的步骤。

技术总结
本发明公开了一种基于FPGA固定以太网数据长度的方法、设备以及计算机可读存储介质,包括:通过写入端握手模块与EtherNet IP模块构建连接,检测是否有数据包输入,当有数据包输入时,利用数据缓存重排模块对数据进行固定数据的重排,将每组数据固定为预设字节数据,然后将固定好的数据缓存于双端口RAM模块中,并更新写入端地址生成器,然后地址比较模块比较写入端和读出端的地址,当缓存数据达到预设长度时,输出已缓存的数据。本发明在FPGA易于处理并行数据的特点,将不固定长度的数据通过重排缓存在RAM中,当达到固定长度时,将已缓存的固定长度数据输出至下游编码模块中,便于下游各个编码模块正常工作。游各个编码模块正常工作。游各个编码模块正常工作。


技术研发人员:刘元智 王斌 姚远 孙义兴 孙昌达 宋稳影
受保护的技术使用者:江苏亨通太赫兹技术有限公司
技术研发日:2021.12.30
技术公布日:2022/4/12
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