一种基于1553B总线协议的处理器IP核的制作方法

一种基于1553b总线协议的处理器ip核
技术领域
1.本实用新型涉及电子信息技术领域，尤其涉及一种基于1553b总线协议的处理器ip核。


背景技术：

2.mil
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std
‑
1553(以下简称1553b总线协议)是一种航空电子系统的数据总线标准，主要被用来为系统内部数据和信息的交换提供媒介，因其高度的可靠性被应用于航空、航天、航海和武器装备，以及民航等领域。然而，目前少数可从市场上获取的支持该总线协议的技术解决方案，均是以专用芯片的形式出现。采用上述技术解决方案，不但价格高，而且在实际应用中存在功能单一、部署不灵活、兼容性差、集成度低等问题，从而极大地限制了航空电子系统设计开发的灵活性，不符合航空电子系统向智能化、小型化方向发展的趋势。1553b 总线协议处理器ip核的研制很好地解决上述问题。


技术实现要素：

3.本实用新型提出的一种基于1553b总线协议的处理器ip核，解决了1553b总线协议专用芯片在实际应用中存在的功能单一、兼容性差、集成度低等问题，也大大提高了航空电子系统设计开发的灵活性及效率，促进了航空电子系统向智能化、小型化的方向发展。
4.为了实现上述目的，本实用新型采用了如下技术方案：
5.一种基于1553b总线协议的处理器ip核，包括1553b总线收发器、中央处理器接口模块、消息流处理模块、曼彻斯特ⅱ编解码器和时钟模块，所述曼彻斯特ⅱ编解码器包括曼彻斯特解码器和曼彻斯特编码器，所述消息流处理模块包括ram共享区、bc总线控制器模式处理单元和rt远程终端模式处理单元，所述中央处理器接口模块由寄存器读写控制单元、register组、fifo缓冲区；所述时钟管理模块为消息流处理模块、中央处理器接口模块和曼彻斯特ⅱ编解码器提供时钟源；通过中央处理器接口模块与中央处理器进行通信，通过曼彻斯特ⅱ编解码器完成1553b总线收发器消息字的收发通信；中央处理器通过配置中央处理器接口模块中的register组，以确定当前节点的工作模式是bc总线控制器模式处理单元还是rt远程终端模式处理单元，消息流处理模块负责1553b总线收发器消息字的处理，实现不同工作模式下的节点。
6.优选的，曼彻斯特解码器将rt地址识别、命令字解析和数据分类处理移交到消息流处理模块，让解码器每次只处理一个消息字。
7.优选的，消息流处理模块通过中央处理器初始化寄存器的不同配置信息来确定节点的工作模式，通过bc状态机或rt状态机的跳转，完成对ram共享区的读写和对消息字的各种处理，实现各个逻辑模块间的数据交换。
8.优选的，寄存器读写控制单元既要完成amba总线的地址解释，还要完成对register组、fifo缓冲区的读写控制。
9.与现有的技术相比，本实用新型的有益效果是：成功地将1553b 总线控制器与
1553b远程终端这两个节点功能集成在同一个ip核内；既可在fpga芯片上集成使用，也可集成到任何soc芯片中使用，很好解决了1553b总线协议专用芯片在实际应用中存在的功能单一、兼容性差、集成度低等问题，也大大提高了航空电子系统设计开发的灵活性及效率，促进了航空电子系统向智能化、小型化的方向发展。
10.本实用新型应用于产品设计中，相比采用1553b总线协议专用芯片的方式，每个产品可降低人民币1.5万元左右的成本，减少了20％的pcb面积，降低了10％的总功耗，简化了产品的硬件设计，提升了产品的智能化、小型化程度以及稳定性和可靠性。
附图说明
11.图1为本实用新型提出的一种基于1553b总线协议的处理器ip 核的结构示意图。
具体实施方式
12.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。
13.参照图1，本方案提供的一种基于1553b总线协议的处理器ip 核，包括1553b总线收发器、中央处理器接口模块、消息流处理模块、曼彻斯特ⅱ编解码器和时钟模块，所述曼彻斯特ⅱ编解码器包括曼彻斯特解码器和曼彻斯特编码器，所述消息流处理模块包括ram共享区、bc总线控制器模式处理单元和rt远程终端模式处理单元，所述中央处理器接口模块由寄存器读写控制单元、register组、fifo缓冲区；所述时钟管理模块为消息流处理模块、中央处理器接口模块和曼彻斯特ⅱ编解码器提供时钟源；1553b总线收发器一端通过中央处理器接口模块与中央处理器进行通信，另一端通过曼彻斯特ⅱ编解码器完成1553b总线收发器消息字的收发通信；中央处理器通过配置中央处理器接口模块中的register组，以确定当前节点的工作模式是 bc总线控制器模式处理单元还是rt远程终端模式处理单元，消息流处理模块负责1553b总线收发器消息字的处理，实现不同工作模式下的节点。
14.本实施例中，曼彻斯特ⅱ编解码器包括曼彻斯特解码器和曼彻斯特编码器；曼彻斯特解码器(以下简称解码器)需要完成同步头检测、时钟对准、曼彻斯特解码、串并转换和奇偶检验等功能。考虑到要兼顾实现总线控制器和远程终端双节点功能的需求，本实用新型根据 1553b码字的特点，在设计解码器时，将rt地址识别、命令字解析和数据分类处理移交到消息流处理模块，让解码器每次只处理一个消息字。解码器输入总线消息序列，输出是消息字类型、16位消息字和奇偶校验结果。基于不同的工作模式，消息流处理模块根据消息字类型和命令字解析的结果对接收到的不同码字做不同处理，以及对 ram共享区进行读写。这样设计的解码器具有灵活性高、通用性好的特点，既可以用于bc总线控制器，又可以用于rt远程终端。
15.曼彻斯特编码器(以下简称编码器)需要完成奇校验码生成、曼彻斯特编码、同步头添加、串行发送功能。同样基于通用性的考虑，本实用新型把发送数据字计数和对内存的寻址与读写操作放在消息流处理模块中，通过状态机的转移来实现，编码器每次只完成一个消息字的编码任务，这样编码器就可以共用于bc总线控制器发送消息或者rt远程终端回送消息。
16.本实施例中，消息流处理模块是整个ip核的核心模块，通过中央处理器初始化寄存器的不同配置信息来确定节点的工作模式，通过 bc状态机或rt状态机的跳转，完成对ram共享区的读写和对消息字的各种处理，实现各个逻辑模块间的数据交换。
17.ram共享区主要用来存储1553b消息字的描述信息和数据内容，是一个16
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4096bit的双口ram。双口ram既可以被中央处理器访问，又可以被消息流处理模块访问，通过状态机和中断响应来保证访问不发生冲突，完成中央处理器与消息流处理模块的数据交换。
18.ram共享区在不同节点模式下的地址映射略有不同。主要地址分配表见下表1，堆栈用来存放消息描述符，每4个字描述一条消息。堆栈指针地址固定，总是指向堆栈中当前消息的消息描述符第1个字，作为寻址的起点。工作在bc总线控制器模式时，bc总线控制器中消息计数为待发送消息的数量，每条消息的数据字数目由存放在数据块中的命令字提供，bc总线控制器一共分配了100个数据块，每个数据块为32个字；工作在rt远程终端模式时，rt远程终端中查找表对应的是子地址，存放的是指向数据块的指针。整个查找表包括 32个接收子地址、发送子地址、广播子地址和子地址控制字，其中子地址控制字指定了对应rt远程终端子地址的内存管理和中断机制，数据块用来存放数据字。
19.表1 ram共享区的地址分配表
20.[0021][0022]
bc模式处理单元，当配置寄存器的第1位和第2位的配置为2
’ꢀ
b01时，该节点被配置为bc模式。在此工作模式下，1553b总线协议处理器ip核实现总线控制器的功能，在bc模式状态机的控制下完成消息字的处理，包括命令字分析、ram共享区读写控制、消息错误检测等。
[0023]
rt模式处理单元，当配置寄存器的第1位和第2位的配置为2
’ꢀ
b10时，该节点被配置为rt模式。在此工作模式下，1553b总线协议处理器ip核实现远程终端的功能，在rt模式状态机的控制下完成对命令字的响应处理，包括上报终端的工作状态、返回数据字等。
[0024]
本实施例中，中央处理器接口模块的主要功能是完成中央处理器与1553b总线协议处理器ip核之间的数据交换。目前，中央处理器的种类多样，总线接口各不相同。基于通用性的考虑，在本实用新型中以应用最为广泛的arm处理器为对象，设计了基于amba总线的接口形式，便于arm处理器访问和控制本ip核。
[0025]
进一步来说，中央处理器接口模块由寄存器读写控制单元、 register组、fifo缓冲区组成，它的主要功能是完成寄存器的读写和数据字的缓存。其中，寄存器读写控制单元既要完成amba总线的地址解释，还要完成对register组、fifo缓冲区的读写控制。对于寄存器的规划和分配，我们在这里一共预定义了64个寄存器。其中， 31个寄存用于接收外部输入，地址从0
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20到0
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3e，数据位宽为32 位；31个寄存器用于输出信息到外部，地址从0
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01到0
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1f，数据位宽为32位；2个寄存器用于该子模块的内部调试，一个地址为0
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3f，数据固定为0
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5a5a5a5a，一个地址为0
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00，当0
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00的输出数据高4 位([31：28])为0
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a时，该子模块一个16位的测试输出端口输出应用程序给定的测试数据，否则，这个16位的输出端口会输出该子模块另一个16位输入端口的数据。
[0026]
register寄存器组模块定义了15个寄存器，包括配置寄存器、命令寄存器、中断寄存器等。这些寄存器主要用于状态信息的存储和功能参数的设置，如复位、设置rt地址、产生中断等。通过对寄存器模块中的配置寄存器的第1位和第2位的配置，来指定当前节点的工作模式是bc模式还是rt模式。
[0027]
本实施例中，时钟管理模块为编码器和解码器提供时钟源，将 fpga主工作时钟48mhz分频，为编码器提供2mhz时钟，使发送码字的传输速率满足总线规定的1mhz速率；为解码器提供12mhz时钟，提高采样率。为了进一步提高代码综合的性能，减少工作时钟的数量，本实用新型对时钟分频作特殊处理，即产生一个分频时钟的使能信号，而不是一个独立时钟。为了进一步提高代码综合的性能，减少工作时钟的数量，本实用新型采用以下方式产生分频时钟：先由主工作时钟48mhz产生各个分频时钟的使能信号，然后由主工作时钟和分频时钟使能信号组合使用，等效于一个独立的分频时钟。
[0028]
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。