降低功耗的非易失性存储器的芯片及方法与流程

1.本发明涉及半导体集成电路技术领域，尤其涉及一种降低功耗的非易失性存储器的芯片及方法。


背景技术：

2.非易失性存储器的芯片常常应用在便携式设备中，而由于便携式设备体积小导致可搭载的电源容量低的特性，所以为了保证便携式设备的可工作时间足够的长，通常在选用非易失性存储器的芯片时，会着重考虑非易失性存储器的芯片的功耗性能。
3.可以理解的是，在非易失性存储器的芯片长时间未进行读写擦操作时，往往会让非易失性存储器的芯片进入待机模式以降低非易失性存储器的芯片的功耗，但是待机模式下的芯片的功耗比之深度掉电模式下的芯片的功耗仍然较大，所以现有技术通过在芯片处于待机模式下时开始计时，经过一定的时间间隔后，通过外部的主控上位机发送进入深度掉电模式指令到深度掉电模式电路，使得芯片进入深度掉电模式，从而进一步降低芯片的功耗。
4.进一步地，虽然现有技术可以通过外部的主控上位机发送深度掉电模式指令到深度掉电模式电路，使得芯片进入深度掉电模式，进一步地降低芯片的功耗，但是可以想到的是，添加一个外部的主控上位机对于便携式设备的电路面积花销过大，导致便携式设备的设计难度增加，而且增加一个外部主控上位机的功耗高以及无法通过改变芯片内部电源电路的待机电压的方式降低芯片的功耗。


技术实现要素：

5.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
6.本发明实施例提供了一种降低功耗的非易失性存储器的芯片和方法，能够减少现有的便携式设备因添加外部的主控上位机而增加的电路面积，进而减少便携式设备的体积和设计难度，还能够进一步减少待机模式下的非易失性存储器的芯片的功耗及通过降低待机时内部电源电路的待机电压来降低芯片的功耗。
7.第一方面，本发明实施例提供了一种降低功耗的非易失性存储器的芯片，包括：
8.看门狗电路、待机电源电路、深度掉电模式电路和控制器，所述待机电源电路用于在所述芯片处于待机模式的情况下，产生待机电压和待机电源时钟信号，在所述控制器判断所述芯片处于待机模式的情况下，所述控制器用于根据所述看门狗电路计算所述芯片处于待机模式下的待机时长，在所述控制器判断所述待机时长超过待机时间阈值的情况下，所述控制器用于控制所述看门狗电路将所述待机时长重新置0，并且发送深度掉电模式使能信号到所述深度掉电模式电路或发送待机电压调节信号到所述待机电源电路，在所述深度掉电模式电路接收到所述深度掉电模式使能信号的情况下，所述芯片进入深度掉电模式，在所述待机电源电路接收到所述待机电压调节信号的情况下，所述待机电压降低。
9.第二方面，本发明实施例提供了一种降低功耗的方法，应用于非易失性存储器的芯片，所述芯片包括：
10.看门狗电路、待机电源电路、深度掉电模式电路和控制器，所述待机电源电路用于在所述芯片处于待机模式的情况下，产生待机电压和待机电源时钟信号，在所述控制器判断所述芯片处于待机模式的情况下，所述控制器用于根据所述看门狗电路计算所述芯片处于待机模式下的待机时长，在所述控制器判断所述待机时长超过待机时间阈值的情况下，所述控制器用于控制所述看门狗电路将所述待机时长重新置0，并且发送深度掉电模式使能信号到所述深度掉电模式电路或发送待机电压调节信号到所述待机电源电路，在所述深度掉电模式电路接收到所述深度掉电模式使能信号的情况下，所述芯片进入深度掉电模式，在所述待机电源电路接收到所述待机电压调节信号的情况下，所述待机电压降低；
11.所述看门狗电路包括控制器、状态寄存器、计数器和狗叫模块，
12.所述降低功耗的方法包括：
13.所述控制器判断所述芯片是否处于所述待机模式；
14.当所述控制器确定所述芯片处于所述待机模式，判断所述看门狗电路是否处于使能状态；
15.当所述控制器确定所述看门狗电路处于使能状态，读取所述计数器得出所述待机时长；
16.当所述控制器判断所述待机时长超过所述待机时间阈值，控制所述计数器将所述待机时长重新置0，并且控制所述狗叫模块发送所述深度掉电模式使能信号到所述深度掉电模式电路或发送所述待机电压调节信号到所述待机电源电路。
17.本发明实施例至少具有以下有益效果：
18.可以理解的是，现有技术通过在芯片处于待机模式下时开始计时，经过预设的时间间隔后，通过外部的主控上位机发送进入深度掉电模式指令，使得芯片从待机模式切换到深度掉电模式。因为待机模式下的芯片的功耗比之深度掉电模式下的芯片的功耗仍然较大，所以让外部的主控上位机当芯片处于待机模式下且经过预设的时间间隔后发送深度掉电模式指令，使得芯片进入深度掉电模式，可以降低芯片的功耗。
19.进一步地，虽然现有技术可以通过外部的主控上位机发送深度掉电模式指令到深度掉电模式电路，使得芯片进入深度掉电模式，进一步地降低芯片的功耗，但是可以想到的是，添加一个外部的主控上位机对于便携式设备的电路面积花销过大，导致便携式设备的体积和设计难度增加，而且增加一个外部主控上位机的功耗高以及无法通过改变芯片内部电源电路的待机电压的方式来降低芯片的功耗。
20.基于此，本发明实施例提供了的一种降低功耗的芯片，通过将看门狗电路内置于芯片内部，在芯片进入待机模式的情况下，通过看门狗电路计算出芯片处于待机模式下的待机时长，并在待机时长超过待机时间阈值的情况下，通过看门狗电路将待机时长重置为0，并且发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路，本发明实施例的芯片在深度掉电模式电路接收到深度掉电使能信号的情况下，进入深度掉电模式，在待机电源电路接收到待机电压调节信号的情况下，调低待机电压。所以本发明实施例在芯片处于待机模式且待机时长超过待机时间阈值的情况下时，不仅能够将待机时长重置为0且通过发送深度掉电模式使能信号去驱动深度掉电模式电路使待机电
源电路进入深度掉电模式从而降低芯片的功耗；还能够通过发送待机电压调节信号驱动待机电源电路降低待机电压从而降低芯片待机的功耗，而且本领域技术人员可以理解的是，增加一个外部的主控上位机所需的电路面积花销和功耗远大于增加一个内置的看门狗电路，所以本发明实施例还可以缩小便携式设备的电路面积，从而减少便携式设备的体积和设计难度和进一步地降低便携式设备的功耗。
21.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
22.附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的示例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
23.图1是本发明实施例提供的一种非易失性存储器的芯片结构示意图；
24.图2是本发明一实施例提供的一种看门狗电路的结构示意图；
25.图3是本发明实施例提供的一种降低功耗的方法的总体流程图；
26.图4是本发明一实施例提供的步骤s200的细化步骤；
27.图5是本发明一实施例提供的当判断看门狗电路是否处于使能状态后的步骤流程图；
28.图6是本发明一实施例提供的待机电源电路接收到待机电压调节信号后的步骤流程图；
29.图7是本发明一实施例提供的一种退出深度掉电模式的步骤流程图；
30.图8是本发明一实施例提供的一种退出待机模式的步骤流程图。
具体实施方式
31.下面详细描述本发明的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
32.在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
33.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
34.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
35.可以理解的是，现有技术通过在芯片处于待机模式下时开始计时，经过预设的时
间间隔后，通过外部的主控上位机发送进入深度掉电模式指令，使得芯片从待机模式切换到深度掉电模式。因为待机模式下的芯片的功耗比之深度掉电模式下的芯片的功耗仍然较大，所以让外部的主控上位机当芯片处于待机模式下且经过预设的时间间隔后发送深度掉电模式指令，使得芯片进入深度掉电模式，可以降低芯片的功耗。
36.可以想到的是，现有技术降低芯片的功耗的方案，本质上是在非易失性存储器的芯片外部设置一个纯软件看门狗，通过在芯片处于待机模式下时开始计时，然后在计时的变量大于预先设置的时间阈值后，发出一个深度掉电模式指令，让处于待机模式下的芯片内的深度掉电模式电路开始工作，从而让芯片内部的待机电源电路进入深度掉电模式，进而降低芯片的功耗，而可以理解的是，虽然现有技术可以降低非易失性存储器的芯片的功耗，但是纯软件方法设置看门狗就必须要在便携式设备中添加一个外部主控上位机来存放软件代码及发送指令，这在便携式设备中较难实现，因为便携式设备对于电路面积的花销十分的严格，且增加一个外部主控上位机的电路功耗花销也不容忽视。
37.进一步地，设置有外部主控上位机的便携式设备还无法通过降低待机电源电路的待机电压来降低芯片的功耗。
38.这里，值得说明的是，现有技术中的设置有外部主控上位机的便携式设备为什么无法通过降低待机电源电路的电压值来降低芯片处于待机模式下的功耗，因为现有的外部主控上位机为了产品间的兼容性，所发送的指令集是预设的，不能够随意进行删减，而现有的外部主控机产品的预设的指令集中并没包括对应的调节内部的待机电源电路的电压值的指令，所以现有的外部主控产品无法通过降低待机电源电路的电压值来降低芯片的功耗。
39.基于此，参照图1，本发明实施例提出了一种降低功耗的非易失性存储器的芯片，包括：
40.看门狗电路、待机电源电路和深度掉电模式电路，待机电源电路用于在芯片处于待机模式的情况下，产生待机电压和待机电源时钟信号，看门狗电路用于在芯片处于待机模式的情况下，计算芯片处于待机模式下的待机时长，并在待机时长超过待机时间阈值的情况下，将待机时长重新置0，并且发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路，在深度掉电模式电路接收到深度掉电模式使能信号的情况下，芯片进入深度掉电模式，在待机电源电路接收到待机电压调节信号的情况下，待机电压降低。
41.进一步地，本发明实施例提供的一种降低功耗的芯片，通过将看门狗电路内置于芯片内部，在芯片进入待机模式的情况下，通过看门狗电路计算出芯片处于待机模式下的待机时长，并在待机时长超过待机时间阈值的情况下，通过看门狗电路将待机时长重置为0，并且发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路，本发明实施例的芯片在深度掉电模式电路接收到深度掉电使能信号的情况下，进入深度掉电模式，在待机电源电路接收到待机电压调节信号的情况下，调低待机电压。所以本发明实施例在芯片处于待机模式且待机时长超过待机时间阈值的情况下时，不仅能够将待机时长重置为0且通过发送深度掉电模式使能信号去驱动深度掉电模式电路使待机电源电路进入深度掉电模式从而降低芯片的功耗；还能够通过发送待机电压调节信号驱动待机电源电路降低待机电压从而降低芯片待机的功耗。
42.进一步地，本领域技术人员可以理解的是，增加一个外部的主控上位机所需的电路面积花销和功耗远大于增加一个内置的看门狗电路，所以本发明实施例还可以缩小便携式设备的电路面积，从而减少便携式设备的体积和设计难度和进一步地降低便携式设备的功耗。
43.综上，本发明实施例在芯片处于待机模式且待机时长超过待机时间阈值的情况下，不仅能通过看门狗电路将待机时长重置为0且发送深度掉电模式使能信号去驱动深度掉电模式电路使待机电源电路进入深度掉电模式从而降低芯片的功耗，还能通过看门狗电路将待机时长重置为0且发送待机电压调节信号驱动待机电源电路降低待机电压从而降低芯片待机的功耗，而且由于一个内置的看门狗电路的电路面积和功耗花销较之现有的外部主控上位机小，所以本发明实施例还可以缩小便携式设备的电路面积，从而减少便携式设备的体积和设计难度，及进一步地降低便携式设备的功耗。
44.参照图2，在本发明的一个实施例中，看门狗电路包括控制器、状态寄存器、计数器和狗叫模块，其中，状态寄存器包括：
45.第一比特位，用于设置看门狗电路的使能标志位；
46.第二比特位，用于设置深度掉电模式电路的使能指示位；
47.第三比特位和第四比特位，第三比特位和第四比特位用于组合设置待机电压的电压挡位，每个电压挡位对应一个待机电压；
48.第五比特位和第六比特位，第五比特位和第六比特位用于组合设置待机时间阈值的时间阈值挡位，每个时间阈值挡位对应一个待机时间阈值；
49.第七比特位和第八比特位用于设置看门狗电路的功能拓展位。
50.表1：状态寄存器设置
[0051][0052]
可以理解的是，在本发明的一实施例中，使能标志位bit0即第一比特位如果为1，则看门狗电路处于使能状态，工作；而如果bit0如果为0，则看门狗电路不处于使能状态，不工作。而深度掉电模式使能指示位bit1即第二比特位用于指示是否使能深度掉电模式电路，如当bit1为0，则不使能深度掉电模式电路，当bit1为1，则使能深度掉电模式电路。待机电源挡位标志位bit2即第三比特位和待机电压挡位标志位即第四比特位用于设置不同的待机电压挡位，如bit2和bit3的组合为“00”，则待机电压挡位为第一挡，而同理，可以理解的是，时间阈值挡位标志位bit4即第五比特位和时间阈值挡位标志位bit5即第六比特位用于设置不同的时间阈值挡位，如bit4和bit5的组合为“10”，则时间阈值挡位为第三挡。
[0053]
进一步地，可以想到的是，功能拓展位bit6和功能拓展位bit7可以用于设置其他电路的使能指示位，或者其他电路的电压挡位或者其他电路的时间阈值挡位，本发明对此并不做限定。
[0054]
可以理解的是，在本发明的一个实施例中，计数器可以是另外添加的计数器，也可以是芯片自带的计数器，本发明对此并不作任何限定，本领域技术人员可以根据实际需求自行选择。
[0055]
进一步地，设定第一数值与待机时长对应，计数阈值与待机时间阈值对应，则在本发明的一个实施例中，计数器内的第一数值的起始值为零，在接收到待机电源时钟信号的一次脉冲的情况下，第一数值加一。而本领域技术人员可以理解的是上述计数器的类型是递增型，计数器的类型除了可以是递增型，还可以是递减型，即计数器内的第一数值的起始值为计数阈值，在接收到待机电源时钟信号的一次脉冲的情况下，第一数值减一。
[0056]
进一步地，在第一阈值超过计数阈值的情况下，控制器判断待机时长超过待机时间阈值，看门狗电路的狗叫模块被触发，控制器控制计数器将第一数值置为0并控制狗叫模块发送深度掉电模式使能信号到深度掉电模式电路或待机电压调节信号到待机电源电路。
[0057]
参照图3，本发明实施例还提供了一种降低功耗的方法，应用于非易失性存储器的芯片，该芯片包括：
[0058]
看门狗电路、待机电源电路和深度掉电模式电路，待机电源电路用于在芯片处于待机模式的情况下，产生待机电压和待机电源时钟信号，看门狗电路用于在芯片处于待机模式的情况下，计算芯片处于待机模式下的待机时长，并在待机时长超过待机时间阈值的情况下，将待机时长重新置0，并且发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路，在深度掉电模式电路接收到深度掉电模式使能信号的情况下，芯片进入深度掉电模式，在待机电源电路接收到待机电压调节信号的情况下，待机电压降低；
[0059]
看门狗电路包括控制器、状态寄存器、计数器和狗叫模块，降低功耗的方法包括：
[0060]
步骤s100，控制器判断芯片是否处于待机模式；
[0061]
步骤s200，当控制器确定芯片处于待机模式，判断看门狗电路是否处于使能状态；
[0062]
步骤s300，当控制器确定看门狗电路处于使能状态，读取计数器得出待机时长；
[0063]
步骤s400，当控制器判断待机时长超过待机时间阈值，控制计数器将待机时长重新置0，并且控制狗叫模块发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路。
[0064]
本发明实施例提供的降低功耗的方法先执行步骤s100,判断芯片是否处于待机模式，这里，可以想到的是，本发明实施例的控制器可以通过检测是否存在待机模式状态信号来判断芯片是否处于待机模式，待机模式状态信号为芯片进入待机模式后所产生的状态信号，然后执行步骤s200，当控制器确定芯片处于待机模式，判断看门狗电路是否处于使能状态，执行步骤s200的作用在于保证本方法的执行的异常率低。当控制器确定看门狗电路处于使能状态，读取计数器得出待机时长，即执行步骤s300，最后当控制器判断待机时长超过待机时间阈值，控制计数器将待机时长重置为0，且控制狗叫模块发送深度掉电模式使能信号到深度掉电模式电路或控制看门狗电路发送待机电压调节信号到待机电源电路。
[0065]
可以理解的是，本发明实施例的降低功耗的方法，因为所应用的芯片的内部内置了看门狗电路代替了现有技术中外部主控上位机，所以本发明实施例的降低功耗的方法具有以下有益效果：
[0066]
在控制器判断芯片处于待机模式且待机时长超过待机时间阈值的情况下，不仅能控制计数器将待机时长重置为0且控制狗叫模块发送深度掉电模式使能信号去驱动深度掉电模式电路使待机电源电路进入深度掉电模式从而降低芯片的功耗，还能通过控制计数器将待机时长重置为0且控制狗叫模块发送待机电压调节信号驱动待机电源电路降低待机电
压从而降低芯片待机的功耗。
[0067]
进一步地，在本发明的一实施例中，状态寄存器的设置如上表1所示，而参照图4，步骤s200可以包括但不限于以下步骤：
[0068]
步骤s210，当控制器确定芯片处于待机模式，读取状态寄存器中的第一比特位，并判断第一比特位是否为1；
[0069]
步骤s220，当控制器判断第一比特位为1，确定看门狗电路处于使能状态；
[0070]
步骤s230，当控制器判断第一比特位不为1，确定看门狗电路不处于使能状态。
[0071]
可以理解的是，在判断芯片处于待机模式后，为保证本发明实施例的降低功耗的方法能够正常执行，还需要再判断此时的看门狗电路是否处于使能状态，而参照上表1，可以知道的是，本发明实施例的降低功耗的方法可以通过读取状态寄存器中的第一比特位来判断看门狗电路是否处于使能状态：当控制器确定第一比特位为1，则判断看门狗电路处于使能状态；当控制器确定第一比特位不为1，则判断看门狗电路不处于使能状态。
[0072]
值得说明的是，本发明实施例的看门狗电路中状态寄存器的设置并不限定于上表1所示的设置，本领域技术人员可以理解的是，为了增加或减少待机电压的挡位，或者为了增加或减少待机时间阈值的挡位，可以更改上述挡位对应的比特位组合中比特位的数量，但是为了便于理解本发明实施例的降低功耗的方法与现有技术的不同，下述本发明实施例的降低功耗的方法均应用在具有表1所示的状态寄存器的的芯片中。
[0073]
可以理解的是，在控制器判断看门狗电路处于使能状态后，在一实施例中，本发明实施例的芯片中的控制器被设置为：计数器内的第一数值的起始值为零，第一数值与待机时长对应，在接收到待机电源时钟信号的一次脉冲的情况下，第一数值加一，在第一数值超过计数阈值的情况下，计数阈值与待机时间阈值对应，触发狗叫模块，而应用于本段实施例的降低功耗的方法，参照图5，包括：
[0074]
步骤s310，当控制器确定看门狗电路处于使能状态，读取状态寄存器中的第五比特位和第六比特位，并根据第五比特位和第六比特位的组合对应的时间阈值挡位确定待机时间阈值；
[0075]
步骤s320，控制器根据待机时间阈值确定计数阈值；
[0076]
步骤s330，控制器读取计数器中的第一数值，判断第一数值是否超过计数阈值；
[0077]
步骤s340，当控制器判断第一数值超过计数阈值，确定待机时长超过待机时间阈值；
[0078]
步骤s350，控制器读取状态寄存器中的第二比特位，并判断状态寄存器中的第二比特位是否为1；
[0079]
步骤s360，当控制器确定状态寄存器中的第二比特位为1，将第一数值重置为0且控制狗叫模块发送深度掉电模式使能信号到深度掉电模式电路；当控制器确定状态寄存器中的第二比特位不为1，将第一数值重置为0且控制狗叫模块发送待机电压调节信号到待机电源电路。
[0080]
可以想到的是，当控制器判断看门狗电路处于使能状态后，可以先读取状态寄存器中的第五比特位和第六比特位，并根据第五比特位和第六比特位确定对应的时间阈值挡位，然后根据该时间阈值挡位确定对应的待机时间阈值即执行步骤s310，然后控制器根据待机时间阈值确定对应的计数阈值即执行步骤s320，进一步地，执行步骤s330控制器读取
出计数器中的第一数值，并判断第一数值是否超过计数阈值，而第一数值与待机时长对应，所以可以根据第一数值与计数阈值的比较得出待机时长与待机时间阈值的大小关系，更进一步地，执行步骤s340，当控制器判断第一数值超过计数阈值，则说明待机时长超过待机时间阈值，而判断待机时长超过待机时间阈值后，控制器读取第二比特位，并根据第二比特位的值控制狗叫模块发送深度掉电模式使能信号到深度掉电模式电路或发送待机电压调节信号到待机电源电路即根据读取出的第二比特位的值执行步骤s350或步骤s360。
[0081]
进一步地，可以理解的是，当待机电源电路接收到待机电压调节信号后，参照图6，本发明实施例的降低功耗的方法还包括：
[0082]
步骤s410，控制器读取状态寄存器中的第三比特位和第四比特位，并根据第三比特位和第四比特位的组合对应的电压挡位确定待机电压的第一目标电压值；
[0083]
步骤s420，控制器驱动待机电源电路根据第一目标电压值调节待机电压。
[0084]
进一步地，可以想到的是，本发明实施例的降低功耗的方法可以让待机电压挡位与时间阈值挡位有一定的对应关系，如待机电压挡位对应的待机电压越大，则对应的时间阈值挡位所对应的时间阈值越小，以达到进一步地降低功耗的目的。
[0085]
进一步地，在深度掉电模式电路接收到深度掉电使能信号后，芯片的主控根据芯片内产生的深度掉电状态信号判断芯片是否处于深度掉电模式，当芯片处于深度掉电模式，为不影响用户再次正常使用非易失性存储器，参照图7，本发明实施例的降低功耗的方法还包括：
[0086]
步骤s510，当芯片的主控检测到退出深度掉电模式信号，芯片的主控控制芯片退出深度掉电模式。
[0087]
可以理解的是，芯片在进入深度掉电模式后，会产生深度掉电状态信号，而该信号通过非易失性存储器的输出端口#so输出，本发明实施例的芯片的主控检测到该信号后，识别当前芯片正工作在深度掉电模式，而此时用户可以通过选择是否退出深度掉电模式，若用户选择退出深度掉电模式，则芯片的主控会检测是否接收到一退出深度掉电模式信号，若芯片的主控接收到退出深度掉电模式信号，则发送一退出深度掉电模式指令，在等待一固定时长后，使得芯片退出深度掉电模式；
[0088]
进一步地，在芯片的待机电压已经被降低到预设的待机电压挡位设定的电压后，为不影响用户再次正常使用非易失性存储器，参照图8，本发明实施例的降低功耗的方法还包括：
[0089]
步骤s610，当芯片的主控发送片选信号下拉时序到芯片，且芯片检测到片选信号下拉时序，芯片退出待机模式。
[0090]
可以想到的是，待机电压降低到挡位设定电压后，用户可以通过芯片的主控发送片选信号#cs下拉时序，当芯片检测到片选信号#cs下拉时序后，退出待机模式，即等待一固定时长后，待机电源电路的电压待机电压调整回正常工作模式下的电压，这里的正常工作模式指的是非易失性存储器的芯片要进行正常的擦读写操作的工作模式。
[0091]
值得说明的是上述芯片的主控为本发明实施例的芯片的原有的主控，不同于为使得芯片进入深度掉电模式而增设的现有技术的外部主控上位机。
[0092]
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为
由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其他存储器技术、cd-rom、数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
[0093]
以上是对本技术的较佳实施进行了具体说明，但本技术并不局限于上述实施方式，熟悉本领域的技术人员在不违背本技术精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本技术权利要求所限定的范围内。