一种串行编码的方法、装置、设备及可读介质与流程

1.本发明涉及计算机领域，并且更具体地涉及一种串行编码的方法、装置、设备及可读介质。


背景技术：

2.传统的hdmi(高清多媒体接口)延长器，利用模拟信号进行传输，传输的距离越远衰减的程度就越强，无法满足几百米的数据传输。新的技术采用光纤的方式进行远距离传输，收发端的控制器负责将串行信号编码为并行信号，且将串行信号解码为并行信号。串行编码定义了由1和0组成的数据流在发送通道上传输，一般包含帧头、数据位和帧尾，不合理的编码方式会由于时钟偏移等问题造成解码的困难，通讯的不稳定。
3.8b/10b编码是目前高速串行通讯中经常用到的一种编码方式，此编码方式根本目的是直流平衡，8bit原始数据会分成两部分，其低5位会进行5b/6b编码，高3位则进行3b/4b编码，这两种映射关系在当时已经成为了一个标准化的表格。人们喜欢把8bit数据表示成dx.y的形式，其x＝5lsb(least significant bit最低有效位)，y＝3msb(most significant bit最高有效位)。但是8b/10b等编码规范过于复杂，无法适用于资源有限的cpld。


技术实现要素：

4.有鉴于此，本发明实施例的目的在于提出一种串行编码的方法、装置、设备及可读介质，通过使用本发明的技术方案，具有编码方式简洁且传输稳定，解码误码率低的优点。
5.基于上述目的，本发明的实施例的一个方面提供了一种串行编码的方法，包括以下步骤：
6.在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头；
7.在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码；
8.在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码；
9.在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码；
10.在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤。
11.根据本发明的一个实施例，在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码包括：
12.响应于sda数据的值为0，在第二阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存
器赋值为0。
13.根据本发明的一个实施例，在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码包括：
14.响应于scl数据的值为0，在第三阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
15.根据本发明的一个实施例，在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码包括：
16.响应于5v信号数据的值为0，在第四阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
17.本发明的实施例的另一个方面，还提供了一种串行编码的装置，装置包括：
18.第一编码模块，第一编码模块配置为在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头；
19.第二编码模块，第二编码模块配置为在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码；
20.第三编码模块，第三编码模块配置为在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码；
21.第四编码模块，第四编码模块配置为在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码；
22.第五编码模块，第五编码模块配置为在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤。
23.根据本发明的一个实施例，第二编码模块还配置为：
24.响应于sda数据的值为0，在第二阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
25.根据本发明的一个实施例，第三编码模块还配置为：
26.响应于scl数据的值为0，在第三阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
27.根据本发明的一个实施例，第四编码模块还配置为：
28.响应于5v信号数据的值为0，在第四阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
29.本发明的实施例的另一个方面，还提供了一种计算机设备，该计算机设备包括：
30.至少一个处理器；以及
31.存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行时实现上述任意一项方法的步骤。
32.本发明的实施例的另一个方面，还提供了一种计算机可读存储介质，计算机可读
存储介质存储有计算机程序，计算机程序被处理器执行时实现上述任意一项方法的步骤。
33.本发明具有以下有益技术效果：本发明实施例提供的串行编码的方法，通过在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头；在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码；在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码；在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码；在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤的技术方案，本发明具有编码方式简洁且传输稳定，解码误码率低的优点。
附图说明
34.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
35.图1为根据本发明一个实施例的串行编码的方法的示意性流程图；
36.图2为根据本发明一个实施例的串行编码的装置的示意图；
37.图3为根据本发明一个实施例的计算机设备的示意图；
38.图4为根据本发明一个实施例的计算机可读存储介质的示意图。
具体实施方式
39.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
40.基于上述目的，本发明的实施例的第一个方面，提出了一种串行编码的方法的一个实施例。图1示出的是该方法的示意性流程图。
41.如图1中所示，该方法可以包括以下步骤：
42.s1在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头。第一阈值个数为4个，即在4个cpld时钟信号的上升沿中的每一个对cpld的编码输出寄存器赋值为1，例如4个时钟信号后，寄存器内的值为1111。tx_so为发送端的cpld的编码输出寄存器，clk_cnt为计数寄存器，可以使用计数寄存器进行上升沿的计数。
43.s2在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码。第二阈值个数为4个，即在4个cpld时钟信号的上升沿中的每一个都根据sda数据的值对cpld的编码输出寄存器进行赋值，该4个时钟信号是接着上面的4个时钟信号的，例如本步骤中的4个时钟信号后，寄存器内的值为11110001。
44.s3在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码。第三阈值个数为4个，即在4个cpld时钟信号的上升沿中的每一个都根据scl数据的值对cpld的编码输出寄存器进行赋值，该4个时钟信
号是接着上面的4个时钟信号的，例如本步骤中的4个时钟信号后，寄存器内的值为111100010001。
45.s4在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码。第四阈值个数为4个，即在4个cpld时钟信号的上升沿中的每一个都根据5v信号数据的值对cpld的编码输出寄存器进行赋值，该4个时钟信号是接着上面的4个时钟信号的，例如本步骤中的4个时钟信号后，寄存器内的值为1111000100010001。
46.s5在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤。第五阈值个数为4个，即在4个cpld时钟信号的上升沿中的每一个对cpld的编码输出寄存器赋值为0，该4个时钟信号是接着上面的4个时钟信号的，例如本步骤中的4个时钟信号后，寄存器内的值为11110001000100010000。然后不断重复上面的步骤，例如下一个时钟信号开始又形成了新的帧头。这是发送端的cpld的编码方法，在接收端的cpld根据上述编码方法进行解码就可以得到需要的数据信号。本发明特别适用于资源有限的cpld的编码。
47.本发明的技术方案具有编码方式简洁且传输稳定，解码误码率低的优点。
48.在本发明的一个优选实施例中，在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码包括：
49.响应于sda数据的值为0，在第二阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。在clk(cpld的时钟信号)的上升沿时clk_cnt寄存器累加1，当clk_cnt等于0，对输入sda信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于1，对输入sda信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于2，对输入sda信号判断若等于0，则对tx_so赋值为0；若等于1，则对tx_so赋值为1。当clk_cnt等于3，对输入sda信号判断若等于0，则对tx_so赋值为1；若等于1，则对tx_so赋值为0，对clk_cnt赋值为0。也就是说在4个时钟信号的上升沿中，如果sda信号为0，则寄存器的值为0001，如果sda信号为1，则寄存器的值为1110。
50.在本发明的一个优选实施例中，在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码包括：
51.响应于scl数据的值为0，在第三阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。在clk的上升沿时clk_cnt寄存器累加1，当clk_cnt等于0，对输入scl信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于1，对输入scl信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于2，对输入scl信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于3，对输入sda信号判断若等于0，则对tx_so赋值为1，若等于1，则对tx_so赋值为0，对clk_cnt赋值为0。也就是说在4个时钟信号的上升沿中，如果scl信号为0，则寄存器的值为0001，如果scl信号为1，则寄存器的值为1110。
52.在本发明的一个优选实施例中，在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码包括：
53.响应于5v信号数据的值为0，在第四阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。在clk的上升沿时clk_cnt寄存器累加1，当clk_cnt等于0，对输入5v信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于1，对输入5v信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于2，对输入5v信号判断若等于0，则对tx_so赋值为0，若等于1，则对tx_so赋值为1。当clk_cnt等于3，对输入5v信号判断若等于0，则对tx_so赋值为1，若等于1，则对tx_so赋值为0，对clk_cnt赋值为0。也就是说在4个时钟信号的上升沿中，如果5v信号数据为0，则寄存器的值为0001，如果5v信号数据为1，则寄存器的值为1110。
54.本发明的技术方案具有编码方式简洁且传输稳定，解码误码率低的优点。
55.需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，上述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中存储介质可为磁碟、光盘、只读存储器(read-only memory，rom)或随机存取存储器(random access memory，ram)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
56.此外，根据本发明实施例公开的方法还可以被实现为由cpu执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被cpu执行时，执行本发明实施例公开的方法中限定的上述功能。
57.基于上述目的，本发明的实施例的第二个方面，提出了一种串行编码的装置，如图2所示，装置200包括：
58.获取模块，获取模块配置为获取服务器每个智能网卡的基本信息，并将基本信息保存到服务器的bmc中；
59.第一编码模块，第一编码模块配置为在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头；
60.第二编码模块，第二编码模块配置为在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码；
61.第三编码模块，第三编码模块配置为在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码；
62.第四编码模块，第四编码模块配置为在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码；
63.第五编码模块，第五编码模块配置为在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤。
64.在本发明的一个优选实施例中，第二编码模块还配置为：
65.响应于sda数据的值为0，在第二阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
66.在本发明的一个优选实施例中，第三编码模块还配置为：
67.响应于scl数据的值为0，在第三阈值个数内最后一个cpld时钟信号的上升沿对
cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
68.在本发明的一个优选实施例中，第四编码模块还配置为：
69.响应于5v信号数据的值为0，在第四阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
70.基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备。图3示出的是本发明提供的计算机设备的实施例的示意图。如图3所示，本发明实施例包括如下装置：至少一个处理器21；以及存储器22，存储器22存储有可在处理器上运行的计算机指令23，指令由处理器执行时实现以下方法：
71.在第一阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1以形成帧头；
72.在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码；
73.在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码；
74.在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码；
75.在第五阈值个数内的每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0以形成帧尾，并重复以上步骤。
76.在本发明的一个优选实施例中，在第二阈值个数内的每个cpld时钟信号的上升沿根据sda数据的值对cpld的编码输出寄存器进行赋值以对sda数据进行编码包括：
77.响应于sda数据的值为0，在第二阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
78.在本发明的一个优选实施例中，在第三阈值个数内的每个cpld时钟信号的上升沿根据scl数据的值对cpld的编码输出寄存器进行赋值以对scl数据进行编码包括：
79.响应于scl数据的值为0，在第三阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
80.在本发明的一个优选实施例中，在第四阈值个数内的每个cpld时钟信号的上升沿根据5v信号数据的值对cpld的编码输出寄存器进行赋值以对5v信号进行编码包括：
81.响应于5v信号数据的值为0，在第四阈值个数内最后一个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为1，其他每个cpld时钟信号的上升沿对cpld的编码输出寄存器赋值为0。
82.基于上述目的，本发明实施例的第四个方面，提出了一种计算机可读存储介质。图4示出的是本发明提供的计算机可读存储介质的实施例的示意图。如图4所示，计算机可读存储介质31存储有被处理器执行时执行如上方法的计算机程序32。
83.此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程
序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。
84.此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
85.本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
86.在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括ram、rom、eeprom、cd-rom或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(dsl)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、dsl或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(cd)、激光盘、光盘、数字多功能盘(dvd)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
87.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
88.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
89.上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
90.本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
91.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明
实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。