一种基于SRIO接口的接口装置和雷达的制作方法

一种基于srio接口的接口装置和雷达
技术领域
1.本发明涉及雷达主控系统硬件领域，尤其涉及一种基于srio(串行高速接口，全称serial rapidio，简称srio)接口的接口装置和雷达。


背景技术：

2.雷达主控系统的核心处理和控制单元为通用单板计算机，目前市场上已经有多款符合vita65规范的vpx单板计算机可供选择。但是vpx单板计算机对外接口多数为通用计算机接口，如usb、显示、异步串口(uart)等，没有同步串口。


技术实现要素：

3.本发明所要解决的技术问题是针对现有技术的不足，提供一种基于srio(串行高速接口，全称serial rapidio，简称srio)接口的接口装置和雷达。
4.本发明解决上述技术问题的技术方案如下：
5.一种基于srio接口的接口装置，包括：fpga可编程逻辑器、接收模块、发送模块和差分晶振；
6.所述fpga可编程逻辑器分别与所述接收模块的第一接口、所述发送模块的第一接口、所述差分晶振的第一接口连接；
7.所述fpga可编程逻辑器用于通过srio接口与外部计算机进行数据通信；
8.所述接收模块用于接收外部设备的hdlc(high level data link communication，高级链路数据通信)信息，其中，所述信息可以包括：外部设备时钟、以及与外部设备时钟同步的数据；
9.所述发送模块用于向外部设备发送hdlc信息(发送时钟、以及与发送时钟同步的数据)。
10.本发明的有益效果是：本方案采用fpga为核心器件，配合成熟的ip(具有知识产权核的集成电路芯核，全称intelligent property，简称ip)模块，以及自研的逻辑模块，支持雷达分系统将hdlc同步串口转换为srio接口，与雷达主控系统的单板计算机实现数据通信。
11.进一步地，所述fpga可编程逻辑器包括：
12.srio ip模块、swrite事务模块、hdlc寄存器配置模块、发送fifo模块、hdlc发送模块、hdlc接收模块、接收fifo模块和nread事务模块；
13.所述srio ip模块的第一接口依次连接所述swrite事务模块、所述hdlc寄存器配置模块、所述hdlc发送模块和所述发送fifo模块；
14.所述srio ip模块的第二接口依次连接所述nread事务模块、所述接收fifo模块和所述hdlc接收模块；
15.所述fpga可编程逻辑器具体用于通过所述srio ip模块与外部计算机进行数据通信；
16.所述srio ip模块与所述差分晶振的第一接口连接；
17.所述发送fifo模块与所述发送模块的第一接口连接；
18.所述hdlc接收模块与所述接收模块的第一接口连接。
19.进一步地，所述外部计算机包括：雷达主控系统的单板计算机。
20.进一步地，所述fpga可编程逻辑器包括：型号为jfm7k325t的芯片。
21.进一步地，所述接收模块包括：型号为sm3096的芯片。
22.进一步地，所述发送模块包括：型号为sm3030的芯片。
23.进一步地，所述电源模块包括：型号为sm4644mpy的芯片；
24.进一步地，所述差分晶振包括：差分晶振频率为125mhz；
25.进一步地，还包括：电源模块，所述电源模块分别与fpga可编程逻辑器的电源接口、接收模块的电源接口、发送模块的电源接口和差分晶振电源接口连接。
26.进一步地，所述hdlc寄存器配置模块还与所述发送fifo模块进行连接。
27.本发明附加的方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明实践了解到。
附图说明
28.图1为本发明的实施例提供的一种基于srio接口的接口装置的流程示意图；
29.图2为本发明的其他实施例提供的一种基于srio接口的接口板的结构示意图；
30.图3为本发明的实施例提供的fpga内部结构示意图。
具体实施方式
31.以下结合附图对本发明的原理和特征进行描述，所举实施例只用于解释本发明，并非用于限定本发明的范围。
32.如图1所示，为本发明实施例提供的一种基于srio接口的接口装置，包括：fpga可编程逻辑器1101、接收模块1102、发送模块1103和差分晶振1104；
33.所述fpga可编程逻辑器1101分别与所述接收模块的第一接口、所述发送模块的第一接口、所述差分晶振的第一接口；
34.所述fpga可编程逻辑器1101用于通过srio接口与外部计算机进行数据通信；
35.所述接收模块1102用于接收外部设备信息；
36.所述发送模块1103用于向外部设备发送信息。
37.可选地，在上述某一实施例中，如图2所示，一种基于srio(串行高速接口，全称serial rapidio，简称srio)接口的接口板，采用国产化fpga可编程逻辑器为核心处理器，型号为jfm7k325t，外部配套电路包括国产化rs422接收芯片，型号为sm3096；rs422发送芯片，型号为sm3030；差分晶振，频率为125mhz；国产化电源芯片，型号为sm4644mpy。
38.本方案采用fpga为核心器件，配合成熟的ip模块，以及自研的逻辑模块，支持雷达分系统通过hdlc同步串口转换为srio接口，与雷达主控系统的单板计算机实现数据通信。
39.可选地，在上述某一实施例中，所述fpga可编程逻辑器1101包括：
40.srio ip模块、swrite事务模块、hdlc寄存器配置模块、发送fifo模块、hdlc发送模块、hdlc接收模块、接收fifo模块和nread事务模块；
41.所述srio ip模块的第一接口依次连接所述swrite事务模块、所述hdlc寄存器配置模块、所述hdlc发送模块和所述发送fifo模块；
42.所述hdlc寄存器配置模块还与所述发送fifo模块进行连接；
43.所述srio ip模块的第二接口依次连接所述nread事务模块、所述接收fifo模块和所述hdlc接收模块；
44.所述fpga可编程逻辑器具体用于通过所述srio ip模块与外部计算机进行数据通信；
45.所述srio ip模块与所述差分晶振的第一接口连接；
46.所述发送fifo模块与所述发送模块的第一接口连接；
47.所述hdlc接收模块与所述接收模块的第一接口连接。可选地，在某一实施例中，如图3所示，fpga内部实现如下逻辑模块，及数据的流向如下：
48.srio ip，srio ip采用xilinx公司集成在fpga开发环境vivado 2016.4中的ip“serial rapidio gen2(4.0版本)”。将该ip实例化为传输频率3.125ghz的srio ip接口模块，srio ip的参考时钟来自频率为125mhz的差分晶振。srio ip接口模块可以响应的srio io逻辑操作事务包括，swrite(写非共享存储器)事务、nread(读非共享存储器)事务；srio io逻辑操作事务采用“数据包”的格式发送或接收，数据的位宽均为64bit；
49.单板计算机通过srio ip向swrite事务模块发送“写事务数据包”，数据包的格式为“写数据包头”+“写数据区”，“写数据包头”中包含了“写地址”、“写数据长度”、“写数据地址”，“写数据区”为swrite事务发送的数据；
50.swrite事务模块，用于解析来自srio ip的逻辑操作事务，接收srio ip接口的“写事务数据包”中的“写数据包头”+“数据区”的数据；
51.hdlc寄存器配置模块接收来自swrite事务模块的“写数据包头”+“数据区”的数据，根据对应“写数据包头”中的“写地址”，区分出当前接收到的“写事务数据包”是输出给hdlc发送模块的数据，还是输出给发送fifo模块的数据；
52.如hdlc寄存器配置模块接收到的是输出给hdlc发送模块的数据，则hdlc寄存器配置模块输出数据给hdlc发送模块，hdlc发送模块根据接收到的数据，用于实现如下功能，包括配置hdlc发送模块的发送同步时钟频率，设置发送数据的字节数，输出复位信号给发送fifo模块；
53.如hdlc寄存器配置模块接收到的是输出给发送fifo模块的数据，则hdlc寄存器配置模块输出数据给发送fifo模块；
54.发送fifo模块，将接收到的64bit数据进行“并行数据转串行数据”的转换，按照hdlc发送格式，在串行数据的开始和结束位置添加帧标志码“01111110”(0x7e)之后，输出到rs422发送芯片；hdlc接收模块，用于监测来自rs422发送芯片的串行数据，当监测的串行数据中出现了hdlc数据中的帧标志码“01111110”(0x7e)，则表明收到了一帧hdlc数据，将帧标志码之后的串行数据进行“串行数据转并行数据”的转换，转换为连续的64bit数据，输出给接收fifo模块；hdlc接收模块同时记录接收到64bit的数据个数，并将接收数据标志置为逻辑“1”，输出给接收fifo模块；
55.接收fifo模块，用于缓存hdlc接收模块输出的64bit数据，缓存hdlc接收模块输出的64bit数据的个数，缓存hdlc接收模块输出的接收数据标志；
56.单板计算机通过srio ip向nread事务模块发出nread事务的“读请求数据包”，数据包的格式为“读数据包头”，其中包含了“读地址”、“读数据长度”、“读数据地址”；
57.nread事务模块响应来自srio ip的“读数据包头”，根据“读地址”区分需要实现的功能。如果“读地址”实现的功能是读取接收fifo模块输入的接收数据标志和接收到64bit的数据个数，则nread事务模块读取fifo模块缓存的64bit数据个数和接收数据标志，封装为“读响应数据包”，输出到srio ip，srio ip随后输出该“读响应数据包”给单板计算机；如果“读地址”实现的功能是读取fifo模块中缓存的64bit数据，则nread事务模块读取fifo模块缓存的64bit数据，将其封装为“读响应数据包”，输出给到srio ip，srio ip随后输出该“读响应数据包”给单板计算机。
58.可选地，在上述某一实施例中，所述外部计算机包括：雷达主控系统的单板计算机。
59.可选地，在上述某一实施例中，所述fpga可编程逻辑器1101包括：型号为jfm7k325t的芯片。
60.可选地，在上述某一实施例中，所述接收模块包括：型号为sm3096的芯片。
61.可选地，在上述某一实施例中，所述发送模块包括：型号为sm3030的芯片。
62.可选地，在上述某一实施例中，所述电源模块包括：型号为sm4644mpy的芯片。
63.可选地，在上述某一实施例中，所述差分晶振包括：差分晶振频率为125mhz。
64.可选地，在上述某一实施例中，还包括：电源模块1105，所述电源模块1105分别与fpga可编程逻辑器1101的电源接口、接收模块1102的电源接口、发送模块1103的电源接口和差分晶振1104电源接口连。
65.读者应理解，在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
66.在本技术所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的方法实施例仅仅是示意性的，例如，步骤的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个步骤可以结合或者可以集成到另一个步骤，或一些特征可以忽略，或不执行。
67.上述方法如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、磁碟或者光盘等各种可以存储程序代码的介质。
68.以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉
本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。