一种感存算器件及制备方法与流程

1.本发明涉及半导体集成电路工艺技术领域，尤其涉及一种基于cmos后道工艺的感存算器件及制备方法。


背景技术：

2.随着人工智能和大数据等信息技术的不断进步，需要更快、更高效的运算系统以满足信息技术发展的需求。但摩尔定律的局限和冯
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诺依曼架构的缺陷制约了现有计算机技术的发展，因此存算一体器件成为了半导体工业一个新的发展方向。忆阻器具有存算一体的特性，在处理同量的计算任务时，拥有比传统计算机更快的速度和更低的能耗。
3.目前，已有多种存算一体人脑启发的神经突触器件被研究。迄今为止，存算一体的忆阻功能已经在半导体、绝缘体、固态电解质、二维材料和有机材料等各类材料中被实现。
4.对于阻变忆阻器而言，功能层是阻变特性的载体。功能层的选择不仅关乎忆阻器的制作难度，往往也决定了忆阻器件的电学特性。
5.现如今，大部分被研究的基于忆阻器的存算一体器件多以mim多层堆叠结构为主，平面结构的器件相对于三维立体结构有着较更大的面积占用。并且在器件的材料架构上，多数材料难以和传统的cmos工艺材料相兼容，且在传统的集成电路工艺中引入新型的材料，需要非常高的研发成本和技术难度。
6.随着尺寸的微缩，现今的晶体管已经从平面结构逐步向三维堆叠以及全包裹纳米片和纳米线方向发展，对基于纳米线的器件的研究也变得愈发的重要。传统基于晶体管的冯
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诺依曼计算架构由于计算单元和存储单元相分离，导致在信息处理的过程中存在着较大的信号传输时间导致的计算延迟以及存储墙问题。因此基于纳米线功能层结构的新型感存算一体器件的研究，对未来集成电路的发展有着非常重要的意义。


技术实现要素：

7.本发明的目的在于克服现有技术存在的上述缺陷，提供一种感存算器件及制备方法。
8.为实现上述目的，本发明的技术方案如下：
9.本发明提供一种感存算器件，包括：
10.衬底；
11.并列设于所述衬底上的第一电极和第二电极；
12.连接于所述第一电极和所述第二电极之间的功能层；
13.其中，所述功能层由所述第一电极表面上形成的第一电极金属的氧化物纳米线和所述第二电极表面上形成的第二电极金属的氧化物纳米线组成。
14.进一步地，所述衬底和所述第一电极之间设有第一下粘附及阻挡层，所述衬底和所述第二电极之间设有第二下粘附及阻挡层，所述功能层悬设于所述第一下粘附及阻挡层与所述第二下粘附及阻挡层之间的所述衬底上方。
15.进一步地，所述第一电极的上表面上设有第一上粘附及阻挡层，所述第二电极的上表面上设有第二上粘附及阻挡层，所述第一上粘附及阻挡层与所述第二上粘附及阻挡层之间设有覆盖所述功能层的介质层。
16.进一步地，所述第一电极金属和所述第二电极金属包括铜，所述第一电极金属的氧化物纳米线和所述第二电极金属的氧化物纳米线包括氧化铜纳米线。
17.进一步地，所述介质层材料包括低介电常数材料。
18.本发明还提供一种感存算器件制备方法，包括：
19.提供衬底；
20.在所述衬底上形成第一介质层；
21.在所述第一介质层上形成两个抵达所述衬底表面的第一沟槽；
22.在每个所述第一沟槽底面露出的所述衬底表面上各形成一个下粘附及阻挡层；
23.在每个所述下粘附及阻挡层上的所述第一沟槽中各形成一个电极；
24.去除两个所述第一沟槽之间的所述第一介质层材料，形成抵达所述衬底表面的第二沟槽，并露出两个相对的所述电极的侧壁；
25.在所述第二沟槽中形成悬接于两个所述电极的相对侧壁之间的电极金属的氧化物纳米线功能层。
26.进一步地，还包括：在每个所述电极的上表面上各形成一个上粘附及阻挡层；以及在两个所述上粘附及阻挡层之间形成覆盖所述功能层的第二介质层。
27.进一步地，使用物理气相沉积技术，在所述第一沟槽中形成铜电极。
28.进一步地，使用热氧化技术，在两个所述铜电极的相对侧壁之间形成氧化铜纳米线功能层。
29.进一步地，使用化学气相沉积技术，在所述衬底上形成低介电常数材料的第一介质层，以及使用紫外光刻和刻蚀技术，在所述第一介质层上形成所述第一沟槽。
30.本发明具有以下优点：
31.(1)基于氧化铜纳米线所构建的神经突触器件，能够实现器件级模拟大脑突触的连接；
32.(2)利用氧化铜纳米线可实现对气体变化的响应，能应用于气体传感，实现基于器件感应的存算一体器件；
33.(3)将基于氧化铜纳米线的忆阻器结构与cmos材料及工艺相结合，能够实现器件级模拟大脑突触的连接，从而实现感存算一体神经突触应用；
34.(4)可通过紫外光刻和pvd等工艺，实现器件的制备，方法简便，能与传统cmos材料及工艺，以及cmos后道工艺相兼容；
35.(5)基于光刻工艺制备器件，可精确控制器件尺寸；
36.(6)器件电学特性测试简便。
附图说明
37.图1为本发明一较佳实施例的一种感存算器件结构示意图；
38.图2为本发明一较佳实施例的一种感存算器件制备方法流程图；
39.图3-图12为本发明一较佳实施例的根据图2的方法制备一种感存算器件的工艺步
骤示意图。
具体实施方式
40.为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
41.传统的计算体系主要是以冯
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诺依曼架构为基础的计算架构，其信息的处理需要在运算器和存储器之间进行传输。而基于新型的半导体器件忆阻器所实现的新型感存算一体器件以人大脑为启发，模拟大脑之间突触对信息的保存和处理，可以提供一种新型的信息计算和处理模式，能够有望突破传统的冯
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诺依曼计算体系，实现对信息更高效和低功耗的处理。忆阻器的电导能够随流经电荷量的变化而发生连续变化，并且其变化能够在断电之后保持，这一特性与神经突触的非线性传输特性非常相似。利用忆阻器作为神经形态电路中的神经突触有很大的应用前景。
42.本发明提供一种基于cmos后道工艺的氧化铜纳米线的感存算器件，属于新型半导体感存算人工神经突触器件领域，具体基于cmos工艺兼容材料，通过紫外光刻和物理气相沉积工艺制备神经突触器件，有望在未来感存算器件制造中获得应用。
43.al，co，cu，cuo，tan等均为cmos后道工艺所兼容且可以制备的材料。以tan，al，co等材料为电极，cuo纳米线为功能层的神经形态忆阻器，不仅能够实现存算一体的人工突触功能，还可以实现气体的响应，进一步获得感存算一体功能，有望在未来为突破传统冯
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诺依曼计算架构提供参考，有着较大的应用前景。
44.目前，cmos后道工艺的最高温度大致在400～450℃，而cuo纳米线目前的热氧化生长温度大约为400℃。在本发明的感存算器件制备方法中，通过评估器件制备过程中传统cmos工艺温度条件对整个工艺带来的影响，并通过优化工艺，实现与传统cmos材料及工艺，以及cmos后道工艺相兼容。
45.忆阻器的电导能够随流经的电荷量的变化发生连续变化，并且其变化能够在断电之后保持，这一特性与神经突触的非线性传输特性非常相似。基于氧化铜纳米线所构建的神经突触器件能够完成器件级模拟大脑突触的连接，氧化铜纳米线本身可应用于气体传感。将氧化铜纳米线所构建的忆阻器与cmos工艺材料相结合，能够实现轻便、易制备等特点的感存算一体神经突触器件。
46.基于以上研究，本发明提出一种基于cmos后道工艺的氧化铜纳米线的感存算器件及制备方法。
47.下面结合附图，对本发明的具体实施方式作进一步的详细说明。
48.请参阅图1，图1为本发明一较佳实施例的一种感存算器件结构示意图。如图1所示，本发明的一种感存算器件，包括：衬底10；并列设于衬底10上的第一电极12和第二电极17；以及连接于第一电极12和第二电极17之间的功能层15等几个主要结构组成部分。
49.其中，功能层15由在第一电极12侧壁表面上形成的第一电极金属的氧化物纳米线和在第二电极17侧壁表面上形成的第二电极金属的氧化物纳米线相交织(穿插)构成的具有气隙的交织结构体(穿插结构体)组成。
50.在一较佳实施例中，衬底10可使用常规的半导体衬底10，例如硅衬底10等，但不限于此。
51.在一较佳实施例中，第一电极金属和第二电极金属可包括金属铜。这样，第一电极12即为第一铜电极，第二电极17即为第二铜电极，第一电极金属的氧化物纳米线和第二电极金属的氧化物纳米线即为由第一铜电极侧壁表面上和第二铜电极侧壁表面上的电极金属铜经氧化后分别形成的氧化铜纳米线24。从而形成基于氧化铜纳米线24的忆阻器结构。
52.在一较佳实施例中，第一铜电极(第一电极12)和第二铜电极(第二电极17)的厚度可为300～1000nm。
53.在一些可选实施例中，第一电极金属和第二电极金属也可使用铜以外的其他金属，并可通过对应形成这些电极金属的氧化物纳米线来形成功能层15。
54.请参阅图1。在一较佳实施例中，衬底10和第一电极12之间可设有第一下粘附及阻挡层11；并且，衬底10和第二电极17之间可设有第二下粘附及阻挡层18。第一下粘附及阻挡层11和第二下粘附及阻挡层18相对设置，从而在第一电极12和第二电极17之间，和在第一下粘附及阻挡层11与第二下粘附及阻挡层18之间形成一个沟槽(参考图10中的第二沟槽23)结构。其中，沟槽的上端为开口，沟槽的下端抵达硅衬底10的上表面，即使得硅衬底10的上表面在沟槽的底面上露出。这样，连接在第一电极12侧壁和第二电极17侧壁之间的氧化铜纳米线功能层15，就悬设于第一下粘附及阻挡层11与第二下粘附及阻挡层18之间的硅衬底10上方的沟槽中。也即在氧化铜纳米线功能层15与硅衬底10的上表面之间形成一个空腔19。
55.利用上述形成的空腔19结构，可将空腔19与外部相通，从而可利用形成的氧化铜纳米线24的具有气隙的交织结构体，应用于气体传感，实现基于器件感应的存算一体器件，并能够实现感存算一体神经突触应用。
56.在一较佳实施例中，第一下粘附及阻挡层11材料和/或第二下粘附及阻挡层18材料可使用ti和pt的叠层材料制造。
57.进一步地，第一下粘附及阻挡层11材料和/或第二下粘附及阻挡层18中的ti层材料厚度可为10～20nm，pt层材料厚度可为30～100nm。
58.在另一较佳实施例中，第一下粘附及阻挡层11材料和/或第二下粘附及阻挡层18材料可使用ta和tan的叠层材料制造。
59.进一步地，第一下粘附及阻挡层11和/或第二下粘附及阻挡层18中的ta层材料厚度可为10～20nm，tan层材料厚度可为30～100nm。
60.请参阅图1。在一较佳实施例中，第一电极12的上表面上可设有第一上粘附及阻挡层13；并且，第二电极17的上表面上可设有第二上粘附及阻挡层16。
61.在一较佳实施例中，第一上粘附及阻挡层13的上表面与第二上粘附及阻挡层16的上表面相平齐。
62.在一可选实施例中，第一上粘附及阻挡层13与第二上粘附及阻挡层16相对设置，且在第一上粘附及阻挡层13与第二上粘附及阻挡层16之间可设有覆盖功能层15的介质层
14(第二介质层14)。
63.进一步地，介质层14还可同时覆盖在第一上粘附及阻挡层13与第二上粘附及阻挡层16之间的第一电极12的部分表面上和第二电极17的部分表面上。并且，介质层14的两端与第一上粘附及阻挡层13的侧壁、第二上粘附及阻挡层16的侧壁可分别相接。这样，可利用第一电极12和第二电极17对介质层14形成的支撑作用，避免介质层14对沟槽中的氧化铜纳米线功能层15造成过大压力，并增强了器件的结构稳定性。
64.在一可选实施例中，在第一上粘附及阻挡层13与第二上粘附及阻挡层16之间也可不设置介质层14，以便在第一上粘附及阻挡层13与第二上粘附及阻挡层16之间的功能层15上方形成与外部相通的窗口(参考图9中的开口22)。这样，可将位于氧化铜纳米线24上方的窗口结构与位于氧化铜纳米线24下方的空腔19结构相结合，形成气体对流通道，进一步增强氧化铜纳米线24对外部气体的传感效果和精度。
65.在一较佳实施例中，第一上粘附及阻挡层13材料和/或第二上粘附及阻挡层16材料可使用ta和tan的叠层材料制造。
66.进一步地，第一上粘附及阻挡层13和/或第二上粘附及阻挡层16中的ta层材料厚度可为10～20nm，tan层材料厚度可为30～100nm。
67.在一较佳实施例中，介质层14材料可包括低介电常数材料。例如，介质层14材料可包括sicoh等低介电常数的材料。
68.在其他可选实施例中，介质层14材料可包括透光材料。
69.在一较佳实施例中，介质层14的上表面与第一上粘附及阻挡层13的上表面、第二上粘附及阻挡层16的上表面相平齐。
70.在一较佳实施例中，介质层14的上表面可低于第一上粘附及阻挡层13的上表面，且低于第二上粘附及阻挡层16的上表面。
71.下面结合附图和具体实施方式，对本发明的一种感存算器件制备方法进行详细说明。
72.请参阅图2。本发明的一种感存算器件制备方法，可用于制备上述的感存算器件，并可包括以下步骤：
73.步骤s1：提供衬底。
74.请参阅图3。在一较佳实施例中，衬底10可使用常规的半导体衬底10，例如可以使用已完成全部或部分cmos前道工艺的硅衬底10。并且，可对完成全部或部分cmos前道工艺后的硅衬底10进行清洗和干燥，以提供干净的硅衬底10，并适宜后续进行的与cmos后道工艺相兼容的下述各个制备步骤。
75.步骤s2：在衬底上形成第一介质层。
76.请参阅图4。在一较佳实施例中，可使用化学气相沉积技术，在硅衬底10的表面上生长形成第一介质层20。
77.在一较佳实施例中，第一介质层20可使用常规层间介质层14材料。
78.进一步地，第一介质层20可使用低介电常数材料。例如，第一介质层20可使用低介电常数的sicoh制备。
79.步骤s3：在第一介质层上形成两个抵达衬底表面的第一沟槽。
80.请参阅图5。在一较佳实施例中，可使用紫外光刻和刻蚀技术，在第一介质层20的
表面上刻蚀形成两个第一沟槽21，并通过刻蚀控制，使第一沟槽21的下端抵达并停止在硅衬底10的上表面上，使得硅衬底10的上表面露出在第一沟槽21的底面上。
81.形成的两个第一沟槽21并列位于硅衬底10的表面上。其中，两个第一沟槽21各自的尺寸定义了感存算器件的两个电极(第一电极12和第二电极17)的图形尺寸。两个第一沟槽21之间的距离定义了感存算器件上连接位于两个电极之间的功能层15的尺寸。
82.步骤s4：在每个第一沟槽底面露出的衬底表面上各形成一个下粘附及阻挡层。
83.请参阅图6。在一较佳实施例中，可使用物理气相沉积技术，在第一沟槽21中进行电极的下粘附及阻挡层的沉积。从而在其中一个第一沟槽21底面露出的硅衬底10表面上形成一个第一下粘附及阻挡层11，在其中另一个第一沟槽21底面露出的硅衬底10表面上形成一个第二下粘附及阻挡层18。
84.在一较佳实施例中，第一下粘附及阻挡层11材料和第二下粘附及阻挡层18材料可使用ta和tan的叠层材料制造。即先在第一沟槽21的底面上进行ta粘附层的沉积，再在ta粘附层上进行tan阻挡层的沉积，并由ta粘附层和tan阻挡层共同形成具有叠层结构的第一下粘附及阻挡层11和第二下粘附及阻挡层18。
85.在一较佳实施例中，ta粘附层的厚度可为10～20nm，tan阻挡层的厚度可为30～100nm。
86.步骤s5：在每个下粘附及阻挡层上的第一沟槽中各形成一个电极。
87.请参阅图7。在一较佳实施例中，可继续使用物理气相沉积技术，在分别位于两个第一沟槽21中的第一下粘附及阻挡层11上和第二下粘附及阻挡层18上生长电极金属，并将第一沟槽21填满，以在第一下粘附及阻挡层11上形成第一电极12，同时，在第二下粘附及阻挡层18上形成第二电极17。
88.请参阅图8。在一较佳实施例中，可通过cmp技术，对沉积的电极金属进行平坦化，将第一沟槽21外多余的电极金属去除，并可使第一电极12的表面和第二电极17的表面与第一介质层20的表面相平齐。
89.在一较佳实施例中，电极金属可使用金属铜进行沉积。即第一电极12和第二电极17可使用金属铜制备形成(第一铜电极和第二铜电极)。
90.在一较佳实施例中，第一电极12和第二电极17的厚度可为300～1000nm。
91.步骤s6：在每个电极的上表面上各形成一个上粘附及阻挡层。
92.请参阅图9。在一较佳实施例中，可使用紫外光刻技术和物理气相沉积技术，进行电极的上粘附及阻挡层的沉积。从而在第一电极12的表面上形成一个图形化的第一上粘附及阻挡层13，同时，在第二电极17的表面上形成一个图形化的第二上粘附及阻挡层16。
93.在一较佳实施例中，第一上粘附及阻挡层13材料和第二上粘附及阻挡层16材料可使用ta和tan的叠层材料制造。即可先在第一电极12的表面上和第二电极17的表面上进行ta粘附层的沉积，再在ta粘附层上进行tan阻挡层的沉积，从而进一步形成由ta粘附层和tan阻挡层共同组成的具有叠层结构的第一上粘附及阻挡层13图形和第二上粘附及阻挡层16图形。
94.在一较佳实施例中，ta粘附层的厚度可为10～20nm，tan阻挡层的厚度可为30～100nm。
95.在一较佳实施例中，可使得形成的第一上粘附及阻挡层13与第二上粘附及阻挡层
16之间的开口22(窗口)宽度大于第一电极12与第二电极17之间的距离(即第一介质层20的宽度尺寸)。
96.步骤s7：去除两个第一沟槽之间的第一介质层材料，形成抵达衬底表面的第二沟槽，并露出两个相对的电极的侧壁。
97.请参阅图10。在一较佳实施例中，可使用刻蚀技术，对两个第一沟槽21之间的第一介质层20材料进行选择性去除，从而在第一电极12和第二电极17之间，以及第一下粘附及阻挡层11与第二下粘附及阻挡层18之间形成一个第二沟槽23(对应图1中的沟槽)结构。
98.在去除两个第一沟槽21之间的第一介质层20材料后，所形成的第二沟槽23的下端抵达硅衬底10的上表面，即使得硅衬底10的上表面在第二沟槽23的底面上露出。
99.同时，第二沟槽23的侧壁由第一电极12与第二电极17的两个相对的侧壁以及第一下粘附及阻挡层11与第二下粘附及阻挡层18的两个相对的侧壁共同形成。即第一电极12和第二电极17的两个相对的侧壁露出于第二沟槽23的侧壁上，且第一下粘附及阻挡层11、第二下粘附及阻挡层18的两个相对的侧壁也露出于第二沟槽23的侧壁上。
100.步骤s8：在第二沟槽中形成悬接于两个电极的相对侧壁之间的电极金属的氧化物纳米线功能层。
101.请参阅图11。在一较佳实施例中，可使用热氧化技术，在使用金属铜材料制备的第一电极12和第二电极17的两个相对的侧壁之间，形成氧化铜纳米线24，作为忆阻器的功能层15。
102.其中，在对第一电极12和第二电极17实施热氧化的过程中，由第一电极12位于第二沟槽23中的侧壁表面生长出的氧化铜纳米线24，将朝向第二电极17位于第二沟槽23中的侧壁方向长大；同时，由第二电极17位于第二沟槽23中的侧壁表面生长出的氧化铜纳米线24，也会朝向第一电极12位于第二沟槽23中的侧壁方向长大。这样，朝向相对方向生长的氧化铜纳米线24之间将相互穿插、缠绕及接触，从而形成具有气隙的交织结构体。第一电极12和第二电极17之间通过生长出的作为功能层15的氧化铜纳米线24，形成了连接。
103.并且，通过设置在第一电极12和第二电极17下方的第一下粘附及阻挡层11、第二下粘附及阻挡层18，垫高了第一电极12和第二电极17在第二沟槽23中的高度位置，使得生长的氧化铜纳米线24悬空位于第二沟槽23中，并在氧化铜纳米线功能层15与硅衬底10的上表面之间形成了空腔19结构。
104.进一步地，还可包括步骤s9：在两个上粘附及阻挡层之间形成覆盖功能层的第二介质层。
105.请参阅图12。在一较佳实施例中，可使用化学气相沉积技术，在第一上粘附及阻挡层13与第二上粘附及阻挡层16之间的开口中淀积形成第二介质层14(对应图1中的介质层14)，并进行平坦化。形成的第二介质层14覆盖在功能层15的表面上，以及第一电极12的部分表面和第二电极17的部分表面上。
106.也可通过回刻，使第二介质层14的上表面低于第一上粘附及阻挡层13的上表面，且低于第二上粘附及阻挡层16的上表面。
107.在一较佳实施例中，第二介质层14可使用常规层间介质层14材料制备。
108.进一步地，第二介质层14可使用低介电常数材料制备。例如，第二介质层14可使用低介电常数的sicoh制备。
109.在一可选实施例中，第二介质层14材料可包括透光材料。
110.在其他实施例中，也可省去淀积第二介质层14步骤，利用位于第一上粘附及阻挡层13与第二上粘附及阻挡层16之间的开口22，作为氧化铜纳米线24与外部相通的窗口。
111.综上，本发明通过将基于氧化铜纳米线24所构建的忆阻器与cmos工艺材料相结合，能够实现具有轻便、易制备等特点的感存算一体神经突触器件，有望对未来突破传统冯
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诺依曼计算架构提供参考，并有着较大的应用前景。
112.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。