一种锁相频率合成器芯片版图结构及锁相频率合成器芯片的制作方法

1.本发明涉及集成电路技术领域，具体而言，涉及一种锁相频率合成器芯片版图结构及锁相频率合成器芯片。


背景技术：

2.近年来，一种通过铯原子内部的电子在两个能级间跳跃时辐射出来的电磁波作为标准来控制实现高精度时钟信号的芯片级原子钟，因其超高精度的特点而广泛应用于航天领域和军事国防建设领域中。由于芯片级原子钟对频率精度有着高要求，所以对应用于芯片原子钟的频率源也就需要满足高性能和高可靠性的要求。
3.应用于芯片级原子钟的锁相频率合成器需要实现稳定性高且频率精度高的输出频率信号，且芯片内部包含多种不同频率的时钟信号，所以为了保证原子钟应用下的锁相频率合成器的高性能和高可靠性，提出一种有效合理的锁相频率合成器芯片的版图结构是有必要的。


技术实现要素：

4.本发明的目的在于提供一种锁相频率合成器芯片版图结构及锁相频率合成器芯片，以通过合理的信号通路布局以及针对芯片内部敏感模块的隔离，实现提高芯片的性能以及可靠性。
5.本发明的目的通过以下技术方案实现：
6.一方面，本发明提供了一种锁相频率合成器芯片版图结构，包括位于芯片内围的功能电路版图区以及位于芯片外围的输入输出接口版图区，所述功能电路版图区包括：
7.混合信号电路版图区，所述混合信号电路版图区位于功能电路版图区的左侧下方区域；
8.电源管理电路版图区，所述电源管理电路版图区位于功能电路版图区的左侧上方区域；
9.射频信号输出电路版图区，所述射频信号输出电路版图区位于功能电路版图区的右侧区域；
10.其中，所述功能电路版图区的各个版图区均与输入输出接口版图区相连。
11.在一些可能的实施例中，所述混合信号电路版图区包括：
12.第一混合信号电路版图区，所述第一混合信号电路版图区位于混合信号电路版图区的左侧中心区域；
13.第二混合信号电路版图区，所述第二混合信号电路版图区位于混合信号电路版图区的左侧上方区域，且位于第一混合信号版图区和电源管理电路版图区之间；
14.第三混合信号电路版图区，所述第三混合信号电路版图区位于混合信号电路版图区的右侧上方区域，且分别与第二混合信号电路版图区、电源管理电路版图区以及射频信号输出电路版图区相邻；
15.第四混合信号电路版图区，所述第四混合信号电路版图区位于混合信号电路版图区的右侧中心区域，且分别与第一混合信号电路版图区和第三混合信号电路版图区相邻；
16.第五混合信号电路版图区，所述第五混合信号电路版图区位于混合信号电路版图区的左侧下方区域；
17.第六混合信号电路版图区，所述第六混合信号电路版图区位于混合信号电路版图区的右侧下方区域，且与第四混合信号电路版图区相邻；
18.第七混合信号电路版图区，所述第七混合信号电路版图区位于混合信号电路版图区的剩余区域。
19.在一些可能的实施例中，所述第一混合信号电路版图区包括鉴频鉴相器/电荷泵电路；
20.所述第二混合信号电路版图区包括环路滤波器电路；
21.所述第三混合信号电路版图区包括压控振荡器电路；
22.所述第四混合信号电路版图区包括差分积分调制器电路、用于锁相环环路信号反馈处理的分频器电路和数字-时间转换器电路、用于提供原子钟专用伺服控制soc系统10mhz时钟信号的分频器及输出缓冲器电路；
23.所述第五混合信号电路版图区包括用于控制和检测逻辑电路的串行外设接口从机电路；
24.所述第六混合信号电路版图区包括用于提供秒脉冲信号的外秒同步与驯服模块；
25.所述第七混合信号电路版图区包括10mhz参考时钟输入信号的输入缓冲器电路、用于检测锁相环锁定状态的锁定检测电路、用于实现方波信号幅值1v转3.3v和3.3v转1v的电平转换器电路。
26.在一些可能的实施例中，所述电源管理电路版图区包括线性稳压器电路以及带隙基准电路。
27.在一些可能的实施例中，所述射频信号输出电路版图区包括基于数模转换器控制的功率放大器电路以及用于检测功率放大后的微波输出信号接口。
28.在一些可能的实施例中，所述输入输出接口版图区包括第一接口版图区、第二接口版图区以及第三接口版图区；
29.所述第三接口版图区环绕功能电路版图区设置，所述第一接口版图区位于输入输出接口版图区的上方区域且位于第三接口版图区的外围，所述第二接口版图区的一侧与第一接口版图区的一侧相邻，所述第二接口版图区的另一侧环绕第三接口版图区后与第一接口版图区的另一侧相邻。
30.在一些可能的实施例中，所述第一接口版图区包括芯片内部模拟电源的供电接口，所述第二接口版图区包括芯片输入输出时钟信号的专用接口以及数字通道接口，所述第三接口版图区包括静电防护电路以及用于形成电源、地线环状网络的连线。
31.另一方面，本发明提供了一种锁相频率合成器芯片，采用上述所述的锁相频率合成器芯片版图结构制作而成。
32.本发明实施例的技术方案至少具有如下优点和有益效果：
33.本发明提供的锁相频率合成器芯片版图结构，通过设置功能电路版图区和输入输出接口版图区，并将功能电路版图区进一步划分为混合信号电路版图区、电源管理电路版
图区以及射频信号输出电路版图区，且功能电路版图区中的各个版图区均与输入输出接口版图区相连，在使得功能电路版图区中的各个版图区相对独立且规整、芯片版图结构布局更加合理的基础上，能够让混合信号电路版图区中的数字电路对功能电路版图区中其他各版图区中的模拟电路影响更小，从而满足了原子钟专用锁相频率合成器芯片的高性能和高可靠性的要求。
34.同时，混合信号电路版图区中的第一混合信号电路版图区、第二混合信号电路版图区、第三混合信号电路版图区和第四混合信号电路版图区相邻分布，并分别包含了锁相环电路中依信号传递形成环路的鉴频鉴相器/电荷泵、低通滤波器、压控振荡器和分频器电路模块，以形成最小的环路信号传递链路，避免关键频率信号受芯片内其他数字时钟信号的影响。
35.此外，通过将电源管理电路版图区中的线性稳压器电路相同功能的端口摆放一致，且与输入输出接口版图区中的供电接口相邻，优先保证芯片内集成电源供应的可靠性。
36.由此可见，本发明所提供的芯片级原子钟专用锁相频率合成器芯片版图结构，对信号通路布局合理，且针对芯片内部敏感模块进行了隔离，满足了芯片高性能和高可靠性的需求。
附图说明
37.图1为本发明实施例提供的锁相频率合成器芯片版图结构的结构框图；
38.图2为本发明实施例提供的锁相频率合成器芯片版图结构进一步的结构框图；
39.图3为本发明实施例提供的锁相频率合成器芯片版图结构更进一步的结构框图；
40.图4为本发明实施例提供的锁相频率合成器芯片的版图示意图。
41.图标：100-功能电路版图区，110-混合信号电路版图区，111-第一混合信号电路版图区，112-第二混合信号电路版图区，113-第三混合信号电路版图区，114-第四混合信号电路版图区，115-第五混合信号电路版图区，116-第六混合信号电路版图区，117-第七混合信号电路版图区，120-电源管理电路版图区，130-射频信号输出电路版图区，200-输入输出接口版图区，210-第一接口版图区，220-第二接口版图区，230-第三接口版图区。
具体实施方式
42.实施例1
43.请参照图1至图4，本发明提供了一种锁相频率合成器芯片版图结构，以通过合理的信号通路布局以及针对芯片内部敏感模块的隔离，实现提高芯片的性能以及可靠性。该版图结构包括功能电路版图区100以及输入输出接口版图区200。
44.在本实施例中，请参照图1，功能电路版图区100位于芯片的内围，也就是芯片的中心区域。具体地，结合图2所示的内容，功能电路版图区100包括混合信号电路版图区110、电源管理电路版图区120以及射频信号输出电路版图区130。
45.其中，继续参照图2，混合信号电路版图区110和电源管理电路版图区120均位于功能电路版图区100的左侧区域，具体而言，混合信号电路版图区110位于功能电路版图区100的左侧下方区域，电源管理电路版图区120位于功能电路版图区100的左侧上方区域，射频信号输出电路版图区130则位于功能电路版图区100的右侧区域，也就是说，电源管理电路
版图区120的下侧与混合信号电路版图区110的上侧相邻，电源管理电路版图区120的右侧以及混合信号电路版图区110的右侧均与射频信号输出电路版图区130的左侧相邻。
46.此时，功能电路版图区100中的各个版图区均与输入输出接口版图区200相连，即混合信号电路版图区110、电源管理电路版图区120以及射频信号输出电路版图区130均与输入输出接口版图区200相连，具体地，电源管理电路版图区120的上侧和左侧均与输入输出接口版图区200相邻，混合信号电路版图区110的左侧和下侧均与输入输出接口版图区200相邻，射频信号输出电路版图区130上侧、下侧以及右侧均与输入输出接口版图区200相邻。
47.进一步的，请参照图3，混合信号电路版图区110包括第一混合信号电路版图区111、第二混合信号电路版图区112、第三混合信号电路版图区113、第四混合信号电路版图区114、第五混合信号电路版图区115、第六混合信号电路版图区116以及两个第七混合信号电路版图区117。
48.其中，结合图3所示的内容，第一混合信号电路版图区111位于混合信号电路版图区110的左侧中心区域，此时，第一混合信号电路版图区111的左侧与输入输出接口版图区200相邻。可以理解的是，第一混合信号电路版图区111包括鉴频鉴相器/电荷泵电路。
49.第二混合信号电路版图区112位于混合信号电路版图区110的左侧上方区域，且位于第一混合信号电路版图区111和电源管理电路版图区120之间，具体地，结合图3所示的内容，第二混合信号电路版图区112的左侧与输入输出接口版图区200相邻，第二混合信号电路版图区112的上侧与电源管理电路版图区120的下侧相邻，第二混合信号电路版图区112的下侧与第一混合信号电路版图区111的上侧相邻。可以理解的是，第二混合信号电路版图区112包括环路滤波器电路。
50.第三混合信号电路版图区113位于混合信号电路版图区110的右侧上方区域，且分别与第二混合信号电路版图区112、电源管理电路版图区120以及射频信号输出电路版图区130相邻，具体地，结合图3所示的内容，第三混合信号电路版图区113的左侧与第二混合信号电路版图区112的右侧相邻，第三混合信号电路版图区113的上侧与电源管理电路版图区120的下侧相邻，第三混合信号电路版图区113的右侧与射频信号输出电路版图区130的左侧相邻。可以理解的是，第三混合信号电路版图区113包括压控振荡器电路。
51.第四混合信号电路版图区114位于混合信号电路版图区110的右侧中心区域，且分别与第一混合信号电路版图区111和第三混合信号电路版图区113相邻，具体地，结合图3所示的内容，第四混合信号电路版图区114的左侧与第一混合信号电路版图区111的右侧相邻，第四混合信号电路版图区114的上侧与第三混合信号电路版图区113的下侧相邻，而第四混合信号电路版图区114的右侧与射频信号输出电路版图区130的左侧之间区域则作为第一个第七混合信号电路版图区117的部分。可以理解的是，第四混合信号电路版图区114包括差分积分调制器电路、用于锁相环环路信号反馈处理的分频器电路和数字-时间转换器电路、用于提供原子钟专用伺服控制soc系统10mhz时钟信号的分频器及输出缓冲器电路。
52.需要说明的是，本实施例通过将包含有鉴频鉴相器/电荷泵电路的第一混合信号电路版图区111、包含有环路滤波器电路的第二混合信号电路版图区112、包含有压控振荡器电路的第三混合信号电路版图区113以及包含有分频器电路模块的第四混合信号电路版
图区114彼此相邻的布设，能够形成最小的环路信号传递链路，以避免关键频率信号受芯片内其他数字时钟信号的影响。
53.第五混合信号电路版图区115则位于混合信号电路版图区110的左侧下方区域，具体地，结合图3所示的内容，第五混合信号电路版图区115的左侧和下侧均与输入输出接口版图区200相邻，而第五混合信号电路版图区115的上侧与第一混合信号电路版图区111的下侧之间的区域则作为第二个第七混合信号电路版图区117的部分。可以理解的是，第五混合信号电路版图区115包括用于控制和检测逻辑电路的串行外设接口从机电路。
54.第六混合信号电路版图区116位于混合信号电路版图区110的右侧下方区域，且与第四混合信号电路版图区114相邻，具体地，结合图3所示的内容，第六混合信号电路版图区116的上侧与第四混合信号电路版图区114的下侧相邻，而第六混合信号电路版图区116的右侧与射频信号输出电路版图区130的左侧之间的区域则作为第一个第七混合信号电路版图区117的另一部分，第六混合信号电路版图区116的左侧与第五混合信号电路版图区115的右侧之间的区域则作为第二个第七混合信号电路版图区117的另一部分。可以理解的是，第六混合信号电路版图区116包括用于提供秒脉冲信号的外秒同步与驯服模块。
55.此时，第七混合信号电路版图区117位于混合信号电路版图区110的剩余区域，具体地，结合前述的描述以及图3所示的内容，本实施例中的第七混合信号电路版图区117有两个，第一个第七混合信号电路版图区117为第三混合信号电路版图区113、第四混合信号电路版图区114以及第六混合信号电路版图区116三者的右侧与射频信号输出电路版图区130左侧之间的区域，第二个第七混合信号电路版图区117则为第一混合信号电路版图区111、第四混合信号电路版图区114、第五混合信号电路版图区115以及第六混合信号电路版图区116之间合围形成的区域。可以理解的是，第七混合信号电路版图区117包括10mhz参考时钟输入信号的输入缓冲器电路、用于检测锁相环锁定状态的锁定检测电路、用于实现方波信号幅值1v转3.3v和3.3v转1v的电平转换器电路。
56.进一步的，电源管理电路版图区120包括线性稳压器电路以及带隙基准电路，射频信号输出电路版图区130则包括基于数模转换器控制的功率放大器电路以及用于检测功率放大后的微波输出信号接口。
57.在本实施例中，继续参照图1，输入输出接口版图区200则位于芯片的外围，此时，输入输出接口版图区200环绕功能电路版图区100设置，以将功能电路版图区100包绕在内。可以理解的是，在实际实施布局时应尽可能的将相同供电接口摆放在一起，并将相近需求的输入输出接口摆放在一起，为此，结合图2或图3所示的内容，本实施中将输入输出接口版图区200划分为三个版图区，具体而言，输入输出接口版图区200包括第一接口版图区210、第二接口版图区220以及第三接口版图区230。
58.其中，第一接口版图区210和第二接口版图区220共同构成输入输出接口版图区200的外环，第三接口版图区230则单独作为输入输出接口版图区200的内环，此时，第三接口版图区230环绕功能电路版图区100设置，以通过第三接口版图区230将功能电路版图区100包绕在内，第一接口版图区210则位于输入输出接口版图区200的上方区域且位于第三接口版图区230的外围，更进一步的，第一接口版图区210与电源管理电路版图区120对应，第二接口版图区220的一侧与第一接口版图区210的一侧相邻，第二接口版图区220的另一侧环绕第三接口版图区230后与第一接口版图区210的另一侧相邻，以通过第一接口版图区
210和第二接口版图区220共同将第三接口版图区230包绕在内。
59.可以理解的是，上述第一接口版图区210包括芯片内部模拟电源的供电接口，第二接口版图区220包括芯片输入输出时钟信号的专用接口以及数字通道接口。通过将第一接口版图区210与第三接口版图区230相邻设置且靠近电源管理电路版图区120，能够实现减少芯片外部电源到芯片内部电源供应模块的走线，有利于保证芯片内集成电源供应的可靠性。
60.需要说明的是，第二接口版图区220包括的芯片输入输出时钟信号的专用接口用于接入第一混合信号电路版图区111所需要的参考时钟信号，并接出第七混合信号电路版图区117提供的不同频率的时钟信号，该类时钟信号的专用接口位于第二接口版图区220的左侧下方和下侧左方，并分别靠近第一混合信号电路版图区111以及第二个第七混合信号电路版图区117。
61.第二接口版图区220包括的数字通道接口则用于向第五混合信号电路版图区115中的串行外设接口从机电路提供来自芯片外串行外设接口从机电路的输入，相关数字通道接口位于第二接口版图区220的左侧上方。
62.与此同时，用于接出第六混合信号电路版图区116中的外秒同步与驯服模块输出的数字信号的相关数字通道接口位于第二接口版图区220的右侧下方。此外，向射频信号输出电路版图区130中的数字模拟转换器电路提供来自芯片外用于控制功率放大器输出功率的输入信号的相关数字通道接口则位于第二接口版图区220的上侧右方。
63.另外需要说明的是，结合图2或图3所示的内容，环绕功能电路版图区100设置的第三接口版图区230则包括静电防护电路以及用于形成电源、地线环状网络的连线。为了尽可能减小电源线和地线走线寄生的影响，本实施例中的功能电路版图区100中的各版图区内的电路模块均布置了去耦电容以及多层十字网状金属线作地线，在提高了电源供应和地可靠性的同时，满足了整体芯片版图结构对金属密度的要求。
64.综上，本实施例提供的锁相频率合成器芯片版图结构，通过设置功能电路版图区100和输入输出接口版图区200，并将功能电路版图区100进一步划分为混合信号电路版图区110、电源管理电路版图区120以及射频信号输出电路版图区130，且功能电路版图区100中的各个版图区均与输入输出接口版图区200相连，在使得功能电路版图区100中的各个版图区相对独立且规整、芯片版图结构布局更加合理的基础上，能够让混合信号电路版图区110中的数字电路对功能电路版图区100中其他各版图区中的模拟电路影响更小，从而满足了原子钟专用锁相频率合成器芯片的高性能和高可靠性的要求。
65.同时，混合信号电路版图区110中的第一混合信号电路版图区111、第二混合信号电路版图区112、第三混合信号电路版图区113和第四混合信号电路版图区114相邻分布，并分别包含了锁相环电路中依信号传递形成环路的鉴频鉴相器/电荷泵、低通滤波器、压控振荡器和分频器电路模块，以形成最小的环路信号传递链路，避免关键频率信号受芯片内其他数字时钟信号的影响。
66.此外，通过将电源管理电路版图区120中的线性稳压器电路相同功能的端口摆放一致，且与输入输出接口版图区200中的供电接口相邻，优先保证芯片内集成电源供应的可靠性。
67.由此可见，本发明所提供的芯片级原子钟专用锁相频率合成器芯片版图结构，对
信号通路布局合理，且针对芯片内部敏感模块进行了隔离，满足了芯片高性能和高可靠性的需求。
68.另一方面，本实施例提供了一种锁相频率合成器芯片，采用上述所述的锁相频率合成器芯片版图结构制作而成。
69.以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。