一种基于FPGA的光计算通信与控制模块

一种基于fpga的光计算通信与控制模块
技术领域
1.本发明涉及人工智能技术领域，尤其涉及一种基于fpga的光计算通信与控制模块。


背景技术：

2.目前，神经网络算法模型所需要的算力主要依靠gpu服务器及电子神经网络芯片提供，而电子芯片会受到摩尔定律的限制，其更新和迭代周期需要12-18 个月，跟不上算力需求增长的速度。而且电子芯片存在冯
·
诺依曼瓶颈，即电子芯片的硬件框架导致神经网络运行时会来回读取和移动存储数据而增加额外的能量消耗与时间成本。
3.光子人工智能芯片可以突破这两个瓶颈，在光学领域构建神经网络，基于模拟框架运行的光子神经网络可以成功避免冯
·
诺依曼瓶颈，且具有电子信号不具备的高带宽优势，可以充分利用光的并行处理能力来解决电子神经网络的问题。
4.光子人工智能芯片难以单独实现完整神经网络的功能，全光人工智能芯片实现困难，成本较高。
5.现场可编程门阵列作为专用集成电路领域中的一种半定制电路出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可以实现光计算模块与神经网络之间的通信。


技术实现要素：

6.为了克服上述现有技术的不足，本发明提供了一种基于fpga的光计算通信与控制模块，与光计算模块和计算机共同实现完整神经网络功能，以实现利用光子芯片进行神经网络运算的实际运用，充分发挥光子芯片高速并行、大带宽、低功耗、发热少的优势。
7.本发明提供的基于fpga的光计算通信与控制模块包括：
8.fpga芯片，用于根据预设的并行度，对输入信号进行处理，完成光计算模块与神经网络实时高速通信；
9.ad/da模块，与所述fpga芯片、时钟模块和输出输入接口模块连接，提供四通道的ad/da转换，用于光计算模块与fpga之间的数模转换与模数转换；
10.输出输入接口模块，与所述fpga芯片与ad/da模块连接，用于对所述 fpga芯片进行接口扩展，提供高速的pcie3.0接口、网口和sfp光纤接口；
11.时钟模块，与所述fpga芯片模块与ad/da模块连接，用于向所述fpga 芯片提供工作时钟；
12.内存模块，与所述fpga芯片连接，用于与fpga交换存储数据。
13.本发明实施例与现有技术相比存在的有益效果是：本发明通过采用包括 fpga芯片、ad/da模块、输出输入接口模块、时钟模块及内存模块的计算通信与控制模块，使得该计算通信与控制模块能够进行四通道的ad/da信号处理，且具有丰富的接口，以支持各种通信与控制功能，进而为光计算模块提供实时高速的数据输入进行权重调整，并实现光计算模
块与神经网络进行数据交换，从而解决了光子人工智能芯片难以单独实现完整神经网络的功能的弊端。
附图说明
14.图1基于fpga的光计算通信与控制模块的系统图；
15.图2基于fpga的光计算通信与控制模块的流程图；
具体实施方式
16.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置不限制本发明的范围。为了使得本发明的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本发明的示例实施例。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是本发明的全部实施例，应理解，本发明不受这里描述的示例实施例的限制。基于本发明中描述的本发明实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本发明的保护范围之内。
17.与其他处理器相比，fpga具备计算并行度高、设计灵活、功耗低等优势，并可对神经网络进行针对性的优化设计，因此，基于fpga器件设计的光计算通信与控制模块可以充分利用fpga的优势，实现光计算模块与神经网络的实时高速通信。本发明所述神经网络包括但不限于resnet、vgg或googlenet。
18.参照图1，本发明提供了一种基于fpga的光计算通信与控制模块，所述基于fpga的光计算通信与控制模块与所述的光计算模块与神经网络模块连接，用于实现光计算模块与神经网络模块的实时高速通信，实现光计算模块权重实时更新，包括：fpga芯片10、ad/da模块12、输出输入接口模块11、时钟模块13、内存模块14。
19.其中所述fpga芯片10，根据预设的并行度，接收光计算模块的输出信息，进行预处理后将其传输至神经网络中，并接收神经网络输出的权重调制信息，将此权重调制信息传输至光计算模块，实现光计算单元与神经网络实时高速通信。
20.所述ad/da模块12，与所述fpga芯片、时钟模块和输出输入接口模块11连接，提供四通道的ad/da信号转换，用于光计算模块与fpga之间的数模转换；
21.所述输出输入接口模块11包括输入输出接口单元和低压差分信号接口单元，其中输入输出接口单元与所述fpga芯片与ad/da模块连接，用于对所述fpga 芯片进行接口扩展，提供高速的pcie3.0接口、网口和sfp光纤接口；低压差分信号接口单元与所述fpga芯片连接，用于提供用户对所述fpga芯片进行差分信号传输评估时的差分信号接口。输入输出接口单元为预设间距的十四引脚双排插针。
22.所述时钟模块13，与所述fpga芯片模块与ad/da模块连接，提供一个差分200mhz的时钟源为fpga提供系统时钟。晶振差分输出连接到fpga芯片，这个时钟可以用来驱动fpga内ddr控制器工作时钟和其它的用户逻辑电路；
23.所述内存模块14，与所述fpga芯片连接，包括四片micron的1gb的ddr4 芯片,型号为mt40a512m16ly-062eit。四片ddr4sdram组成64bit的总线宽度。四片ddr4存储系统直接连接到了fpga芯片的接口上。
24.本发明实施例实施流程如图2所示，分以下步骤进行：
25.步骤11，光计算模块输出的模拟电信号作为信号输入，经过输出输入接口模块11传输至ad/da模块12中，进行模数转换。
26.步骤12，ad/da模块12转换后的数字电信号传输至fpga芯片10中，fpga 芯片10对信号进行预处理后存储至内存模块14内。
27.步骤13，fpga芯片10将步骤12中预处理之后的信号经过输出输入接口模块11传入神经网络模块15。
28.步骤14，神经网络模块15将网络输入与权重信息经过输出输入接口模块 11传入fpga芯片10。
29.步骤15，fpga芯片10将网络输入与权重信息传入ad/da模块12，经过数模转换后再经过输出输入接口模块11将权重信息传入光计算模块中，实现权重的高速更新。
30.本发明基于fpga的光计算通信与控制模块还包括调试模块，该调试模块与fpga芯片10连接，用于控制fpga芯片10调试时的模式切换和调试结果显示。
31.本发明实施例的调试模块包括但不限于调试按键、调试开关和调试led。其中，调试按键与调试开关可以手动控制fpga芯片10的程序跳转，调试led 可显示调试结果，方便用户使用。
32.在本发明实施例中，采用滑动开关或者接键开关作为调试模块的实现结构，使得用户可通过按键和开关可以手动控制fpga芯片开发测试过程中的程序跳转，操作简便、快捷且方式多样。
33.本发明并不限于上文描述的实施方式。以上对具体实施方式的描述旨在描述和说明本发明的技术方案，上述的具体实施方式仅仅是示意性的，并不是限制性的。在不脱离本发明宗旨和权利要求所保护的范围情况下，本领域的普通技术人员在本发明的启示下还可做出很多形式的具体变换，这些均属于本发明的保护范围之内。