1.本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。
背景技术：
：：2.移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。3.一般来说，可复写式非易失性存储器模块中的每一个实体抹除单元都可以各自独立进行抹除与数据写入。但是，实务上，同一可复写式非易失性存储器模块中的实体抹除单元a与b之间可能会存在某种关联性。这种关联性会导致在对实体抹除单元a进行抹除后，对实体抹除单元b的写入操作很容易失败。因此，需要提出相应的解决办法来改善此一问题。技术实现要素：4.本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提高实体抹除单元的使用效率。5.本发明的范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器管理方法包括：发送抹除指令序列，其中所述抹除指令序列用以指示抹除所述多个实体抹除单元中的第一实体抹除单元；以及对应于所述第一实体抹除单元的抹除，发送写入指令序列，其中所述写入指令序列用以指示对所述多个实体抹除单元中的第二实体抹除单元执行填充写入操作。所述填充写入操作用以将填充数据存储至所述第二实体抹除单元中。6.在本发明的一范例实施例中，所述的存储器管理方法还包括：在执行所述填充写入操作后，忽略对应于所述填充写入操作的写入失败事件。7.在本发明的一范例实施例中，所述填充数据未被任何逻辑单元映射。8.在本发明的一范例实施例中，在所述填充写入操作中，所述填充数据是被存储至所述第二实体抹除单元中的一个实体程序化单元中。9.在本发明的一范例实施例中，对应于所述第一实体抹除单元的所述抹除，发送所述写入指令序列的操作包括：对应于所述第一实体抹除单元的所述抹除，缓存对应于所述第二实体抹除单元的识别信息；以及在对所述第二实体抹除单元执行正常写入操作之前，根据所述识别信息发送所述写入指令序列。10.在本发明的一范例实施例中，所述第二实体抹除单元包括所述多个实体抹除单元中至少部分未被写满的实体抹除单元。11.在本发明的一范例实施例中，所述的存储器管理方法还包括：对应于所述第一实体抹除单元的抹除，从管理信息中读取与所述第一实体抹除单元相关联的至少一实体抹除单元的识别信息；以及根据所述识别信息从所述多个实体抹除单元中决定所述第二实体抹除单元。12.本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：发送抹除指令序列，其中所述抹除指令序列用以指示抹除所述多个实体抹除单元中的第一实体抹除单元；以及对应于所述第一实体抹除单元的抹除，发送写入指令序列，其中所述写入指令序列用以指示对所述多个实体抹除单元中的第二实体抹除单元执行填充写入操作，并且所述填充写入操作用以将填充数据存储至所述第二实体抹除单元中。13.在本发明的一范例实施例中，所述存储器控制电路单元还用以：在执行所述填充写入操作后，忽略对应于所述填充写入操作的写入失败事件。14.在本发明的一范例实施例中，对应于所述第一实体抹除单元的所述抹除，所述存储器控制电路单元发送所述写入指令序列的操作包括：对应于所述第一实体抹除单元的所述抹除，缓存对应于所述第二实体抹除单元的识别信息；以及在对所述第二实体抹除单元执行正常写入操作之前，根据所述识别信息发送所述写入指令序列。15.在本发明的一范例实施例中，所述存储器控制电路单元还用以：对应于所述第一实体抹除单元的所述抹除，从管理信息中读取与所述第一实体抹除单元相关联的至少一实体抹除单元的识别信息；以及根据所述识别信息从所述多个实体抹除单元中决定所述第二实体抹除单元。16.本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：发送抹除指令序列，其中所述抹除指令序列用以指示抹除所述多个实体抹除单元中的第一实体抹除单元；以及对应于所述第一实体抹除单元的抹除，发送写入指令序列，其中所述写入指令序列用以指示对所述多个实体抹除单元中的第二实体抹除单元执行填充写入操作，并且所述填充写入操作用以将填充数据存储至所述第二实体抹除单元中。17.在本发明的一范例实施例中，所述存储器管理电路还用以：在执行所述填充写入操作后，忽略对应于所述填充写入操作的写入失败事件。18.在本发明的一范例实施例中，对应于所述第一实体抹除单元的所述抹除，所述存储器管理电路发送所述写入指令序列的操作包括：对应于所述第一实体抹除单元的所述抹除，缓存对应于所述第二实体抹除单元的识别信息；以及在对所述第二实体抹除单元执行正常写入操作之前，根据所述识别信息发送所述写入指令序列。19.在本发明的一范例实施例中，所述存储器管理电路还用以：对应于所述第一实体抹除单元的所述抹除，从管理信息中读取与所述第一实体抹除单元相关联的至少一实体抹除单元的识别信息；以及根据所述识别信息从所述多个实体抹除单元中决定所述第二实体抹除单元。20.基于上述，在抹除可复写式非易失性存储器模块中的第一实体抹除单元后，一个填充写入操作可对应执行，以将填充数据存储至可复写式非易失性存储器模块中的第二实体抹除单元。特别是，在执行所述填充写入操作后，第二实体抹除单元即可正常使用，而不会受到第一实体抹除单元的抹除影响。由此，可有效提高实体抹除单元的使用效率。附图说明21.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；22.图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图；23.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；24.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；25.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；26.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；27.图7是根据本发明的范例实施例所示出的抹除第一实体抹除单元后，对第二实体抹除单元执行填充写入操作的示意图；28.图8是根据本发明的范例实施例所示出的在对第二实体抹除单元执行填充写入操作后，对第二实体抹除单元执行正常写入操作的示意图；29.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图；30.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。具体实施方式31.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。32.一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。33.图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。34.请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。35.在一范例实施例中，主机系统11可缓冲数据传输接口114与存储器存储装置10连接。例如，主机系统11可缓冲数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可缓冲系统总线110与i/o装置12连接。例如，主机系统11可缓冲系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。36.在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。缓冲数据传输接口114，主机板20可以缓冲有线或无线方式连接至存储器存储装置10。37.在一范例实施例中，存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以缓冲系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可缓冲无线传输装置207存取无线存储器存储装置204。38.在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。39.图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。40.请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。41.图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。42.请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。43.连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可缓冲连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(peripheralcomponentinterconnectexpress,pciexpress)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(serialadvancedtechnologyattachment,sata)标准、并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、通用串行总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、存储棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。44.存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。45.可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell,tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(quadlevelcell,qlc)nand型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。46.可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(controlgate)与通道之间有一个电荷捕捉层。缓冲施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。缓冲施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。47.在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit,lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit,msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。48.在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体块(block)。49.图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。50.请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。51.在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。52.在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。53.在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。54.主机接口52是连接至存储器管理电路51。存储器管理电路51可缓冲主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可缓冲主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可缓冲主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于pciexpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于sata标准、pata标准、ieee1394标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。55.存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可缓冲存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会缓冲存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且缓冲存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。56.在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。57.错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode,edc)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。58.缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。59.在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。60.图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。61.请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体抹除单元610(0)～610(b)逻辑地分组至存储区601与闲置(spare)区602。每一个实体抹除单元可包括多个实体程序化单元。62.存储区601中的实体抹除单元610(0)～610(a)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体抹除单元610(0)～610(a)可存储有效(valid)数据和/或无效(invalid)数据。闲置区602中的实体抹除单元610(a+1)～610(b)未存储数据(例如有效数据)。例如，若某一个实体抹除单元未存储有效数据，则此实体抹除单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体抹除单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体抹除单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(freepool)。63.存储器管理电路51可配置逻辑单元612(0)～612(c)以映射存储区601中的实体抹除单元610(0)～610(a)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑块地址(logicalblockaddress,lba)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。64.须注意的是，一个逻辑单元可被映射至一或多个实体抹除单元。若某一实体抹除单元当前有被某一逻辑单元映射，则表示此实体抹除单元当前存储的数据包括有效数据。反之，若某一实体抹除单元当前未被任一逻辑单元映射，则表示此实体抹除单元当前存储的数据为无效数据。65.存储器管理电路51可将描述逻辑单元与实体抹除单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。66.在一范例实施例中，存储器管理电路51可发送抹除指令序列至可复写式非易失性存储器模块43。此抹除指令序列可用以指示可复写式非易失性存储器模块43抹除某一实体抹除单元(亦称为第一实体抹除单元)，以清除第一实体抹除单元中的数据。例如，第一实体抹除单元可包括图6的存储区601中的实体抹除单元610(0)～610(a)的其中之一。67.对应于(或响应于)第一实体抹除单元的抹除，存储器管理电路51可发送写入指令序列至可复写式非易失性存储器模块43。此写入指令序列用以指示可复写式非易失性存储器模块43对另一实体抹除单元(亦称为第二实体抹除单元)执行填充写入(dummywrite)操作。特别是，此填充写入操作可用以将填充数据存储至第二实体抹除单元中。第二实体抹除单元的总数可为一或多个。68.在一范例实施例中，所述填充数据未被任何逻辑单元映射。亦即，所述填充数据不包括任何有效数据。例如，所述填充数据可包括一连串的无意义比特(例如一连串的比特“0”或“1”)或由所述无意义比特组成。69.在一范例实施例中，在所述填充写入操作中，所述填充数据是被存储至第二实体抹除单元中的一个实体程序化单元中。例如，所述填充数据可被存储至第二实体抹除单元中尚未被使用或即将被使用的第一个实体程序化单元中。此外，在一范例实施例中，所述填充数据亦可被存储至第二实体抹除单元中尚未被使用或即将被使用的多个实体程序化单元中，本发明不加以限制。70.在一范例实施例中，在执行所述填充写入操作后，存储器管理电路51可忽略对应于所述填充写入操作的写入失败事件。例如，对应于所述填充写入操作的写入失败事件可反映所述填充写入操作是失败的。或者，从另一角度而言，即便所述填充写入操作是失败的，存储器管理电路51可不针对该写入失败事件执行相关的错误处理。71.在一范例实施例中，存储器管理电路51亦可执行正常写入操作。例如，正常写入操作可用以将来自图1的主机系统11的数据存储至可复写式非易失性存储器模块43中。在一范例实施例中，当接收到对应于正常写入操作的写入失败事件时，存储器管理电路51可针对该写入失败事件执行错误处理。例如，此错误处理可包括重新将数据正确地存储至预设存储地址或回报写入失败的讯息给图1的主机系统11等。72.图7是根据本发明的范例实施例所示出的抹除第一实体抹除单元后，对第二实体抹除单元执行填充写入操作的示意图。73.请参照图7，在对实体抹除单元71(即第一实体抹除单元)执行抹除操作后，响应于此抹除操作，一个填充写入操作可对实体抹除单元72(即第二实体抹除单元)执行。例如，假设实体抹除单元72中的实体程序化单元701(0)～701(n)已经有存储数据(例如有效数据)，则实体抹除单元72中尚未被使用或即将被使用的第一个实体程序化单元是实体程序化单元701(n+1)。因此，在对于实体抹除单元72的填充写入操作中，填充数据可被写入至实体程序化单元701(n+1)中。74.特别是，即便对实体程序化单元701(n+1)的数据写入操作(即填充写入操作)是失败的，存储器管理电路51可忽略对应于实体程序化单元701(n+1)或所述填充写入操作的写入失败事件。或者，从另一角度而言，无论对实体程序化单元701(n+1)的数据写入操作(即填充写入操作)是否成功，存储器管理电路51皆不会针对实体程序化单元701(n+1)或所述填充数据执行数据的重新写入等错误处理程序。75.在一范例实施例中，在对第二实体抹除单元执行所述填充写入操作后，存储器管理电路51可发送另一写入指令序列至可复写式非易失性存储器模块43。此写入指令序列用以指示可复写式非易失性存储器模块43对第二实体抹除单元执行正常写入操作。例如，此正常写入操作可用以将正常数据(例如来自图1的主机系统11的数据)存储至第二实体抹除单元中。76.图8是根据本发明的范例实施例所示出的在对第二实体抹除单元执行填充写入操作后，对第二实体抹除单元执行正常写入操作的示意图。77.请参照图8，接续于图7的范例实施例，在对实体抹除单元72执行填充写入操作以将填充数据写入至实体程序化单元701(n+1)后，无论对实体程序化单元701(n+1)的数据写入操作(即填充写入操作)是否成功，一个正常写入操作可被执行。此正常写入操作可用以将正常数据(例如来自图1的主机系统11的数据)写入至实体抹除单元72中尚未被使用或即将被使用的第一个实体程序化单元中。78.以图8为例，在尝试将填充数据写入至实体程序化单元701(n+1)后，即便对实体程序化单元701(n+1)的写入操作是失败的，下一笔数据(即正常数据)仍可被正常存储至实体程序化单元701(n+2)中。此外，更多的数据可被接续存储于实体抹除单元72中尚未被使用或即将被使用的其他实体程序化单元中，而不受到填充数据在实体程序化单元701(n+1)中的写入状态(例如写入失败的状态)影响。79.在一范例实施例中，在每一次对第一实体抹除单元执行抹除操作后，存储器管理电路51皆会指示对第二实体抹除单元执行所述填充写入操作。然而，在一范例实施例中，在对第一实体抹除单元执行抹除操作后，存储器管理电路51可暂不对第二实体抹除单元执行所述填充写入操作，直到有新数据(即正常数据)需要被存储至第二实体抹除单元为止。80.在一范例实施例中，在对第一实体抹除单元执行抹除操作后，对应于第一实体抹除单元的抹除，存储器管理电路51可缓存对应于第二实体抹除单元的识别信息。例如，此识别信息可存储于图5的缓冲存储器55中。例如，此识别信息可包括第二实体抹除单元的编号、地址信息或其他可用以识别第二实体抹除单元的信息。在需要对第二实体抹除单元执行正常写入操作以存储新数据之前，存储器管理电路51可暂不对第二实体抹除单元执行所述填充写入操作。81.在一范例实施例中，在判定需要对第二实体抹除单元执行正常写入操作以存储新数据之后(例如接收到来自图1的主机系统11的写入指令后)，在对第二实体抹除单元执行正常写入操作之前，存储器管理电路51可先根据所述识别信息发送相应的写入指令序列，以指示可复写式非易失性存储器模块43对第二实体抹除单元执行所述填充写入操作。在执行所述填充写入操作后，存储器管理电路51可接续发送另一写入指令序列，以指示对第二实体抹除单元执行所述正常写入操作。由此，可避免在将新数据存储至第二实体抹除单元之前，因第一实体抹除单元被多次抹除，使得多笔填充数据被连续存储至第二实体抹除单元中。关于正常写入操作的操作细节可参照图8的范例实施例，在此不多加赘述。82.在一范例实施例中，缓存于图5的缓冲存储器55中的识别信息可能会因为存储器存储装置10关机或断电而消失。因此，在存储器存储装置10开机或重新上电后，存储器管理电路51可不对第二实体抹除单元执行所述填充写入操作。83.在一范例实施例中，在对第一实体抹除单元执行抹除操作后，若存储器存储装置10被重新开机或重新上电，则该抹除操作可能不会影响到重新开机或重新上电后的第二实体抹除单元的数据写入操作。因此，即便缓存于图5的缓冲存储器55中的识别信息因为存储器存储装置10关机或断电而消失，仍不影响后续对第二实体抹除单元的数据写入效能。84.在一范例实施例中，第二实体抹除单元可包括可复写式非易失性存储器模块43中至少部分未被写满的实体抹除单元。在一范例实施例中，所述未被写满的实体抹除单元亦称为开启(open)单元或开启块。在一范例实施例中，第二实体抹除单元可包括可复写式非易失性存储器模块43中所有未被写满的实体抹除单元。在一范例实施例中，第二实体抹除单元亦可包括可复写式非易失性存储器模块43中尚未被写入数据(例如有效数据)的一或多个实体抹除单元。85.在一范例实施例中，第二实体抹除单元(仅)包括可复写式非易失性存储器模块43中与第一实体抹除单元之间存在某种关联性的实体抹除单元。例如，此关联性可反映出，在对第一实体抹除单元进行抹除操作后，对第二实体抹除单元的数据写入操作有很高机率(甚至百分之百)会是失败的。86.在一范例实施例中，对应于第一实体抹除单元的抹除，存储器管理电路51可从管理信息中读取与第一实体抹除单元相关联的至少一实体抹除单元的识别信息。例如，所述管理信息可记载与第一实体抹除单元相关联的至少一实体抹除单元的识别信息。例如，此管理信息可存储于可复写式非易失性存储器模块43中的系统区，以避免被用户修改。存储器管理电路51可根据所取得的识别信息从可复写式非易失性存储器模块43中的多个实体抹除单元中决定第二实体抹除单元。87.在一范例实施例中，在对第一实体抹除单元进行抹除操作后，若对某一个实体抹除单元执行的数据写入操作有很高机率(甚至百分之百)是失败的，则此实体抹除单元可被视为是与第一实体抹除单元相关联的。存储器管理电路51可将与第一实体抹除单元相关联的实体抹除单元的识别信息记载于所述管理信息中。尔后，在对第一实体抹除单元进行抹除操作后，存储器管理电路51可根据所述管理信息来决定对特定的实体抹除单元(即第二实体抹除单元)执行填充写入操作。特别是，在对第二实体抹除单元执行填充写入操作后，第二实体抹除单元可用以正常地存储数据，而不再受第一实体抹除单元的抹除影响。88.图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。89.请参照图9，在步骤s901中，发送抹除指令序列，其中所述抹除指令序列用以指示抹除可复写式非易失性存储器模块中的第一实体抹除单元。在步骤s902中，对应于第一实体抹除单元的抹除，发送写入指令序列，其中所述写入指令序列用以指示对可复写式非易失性存储器模块中的第二实体抹除单元执行填充写入操作。特别是，所述填充写入操作用以将填充数据存储至所述第二实体抹除单元中。90.图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。91.请参照图10，在步骤s1001中，发送抹除指令序列，其中所述抹除指令序列用以指示抹除可复写式非易失性存储器模块中的第一实体抹除单元。在步骤s1002中，对应于第一实体抹除单元的抹除，缓存对应于第二实体抹除单元的识别信息。在步骤s1003中，判断是否需要对第二实体抹除单元执行正常写入操作。若(或响应于)暂时不需要对第二实体抹除单元执行正常写入操作，步骤s1003可重复执行。92.另一方面，若(或响应于)需要对第二实体抹除单元执行正常写入操作以存储数据，在步骤s1004中，根据所缓存的识别信息发送写入指令序列，其中所述写入指令序列用以指示对第二实体抹除单元执行填充写入操作。在执行填充写入操作后，无论所述填充写入操作是否成功，在步骤s1005中，发送写入指令序列，其中所述写入指令序列用以指示对第二实体抹除单元执行正常写入操作。须注意的是，图9与图10的范例实施例可搭配图7与图8的范例实施例来实施，相关细节在此不多加赘述。93.然而，图9与图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9与图10中各步骤可以实作为多个程序码或是电路，本案不加以限制。此外，图9与图10的方法可以搭配以上范例实施例使用，也可以单独使用，本案不加以限制。94.综上所述，本发明实施例提供的存储器管理方法、存储器存储装置及存储器控制电路单元，可在对第一实体抹除单元执行抹除操作后，相应地对与第一实体抹除单元相关联的第二实体抹除单元执行填充写入操作。特别是，在执行所述填充写入操作后，第二实体抹除单元即可正常使用，而不会受到第一实体抹除单元的抹除影响。由此，可有效提高实体抹除单元的使用效率。95.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12当前第1页12