量子比特芯片、处理器及量子计算机的制作方法

1.本技术涉及电路设计领域，特别是涉及一种量子比特芯片、处理器及量子计算机。


背景技术：

2.量子芯片就是将量子线路集成在基片上，进而承载量子信息处理的功能。借鉴于传统计算机的发展历程，量子计算机的研究在克服瓶颈技术之后，要想实现商品化和产业升级，需要走集成化的道路。超导系统、半导体量子点系统、微纳光子学系统、甚至是原子和离子系统，都想走芯片化的道路。从发展看，超导量子芯片系统从技术上走在了其它物理系统的前面；传统的半导体量子点系统也是人们努力探索的目标，因为毕竟传统的半导体工业发展已经很成熟，如半导体量子芯片在退相干时间和操控精度上一旦突破容错量子计算的阈值，有望集成传统半导体工业的现有成果，大大节省开发成本。
3.量子比特是量子芯片的关键单元，由于量子比特上的电极尺寸非常小，在工艺上难以实现焊接，需要通过传输线将电极引出至较大尺寸的焊盘，传输线通常为折线。但是由于传输线非常细，在工艺制备中折点处容易出现断连的情况，因此需要在折点处制作导电盘来提高传输线的导电可靠性。
4.然而，量子比特上的导电盘和焊盘非常多，每一个导电盘和焊盘之间都有一根传输线，因此，需要在量子芯片上合理布设元器件才能提高量子芯片的可靠性。但是，相关技术中缺乏在量子芯片上合理布设元器件的方案。


技术实现要素：

5.本技术的目的是提供一种量子比特芯片、处理器及量子计算机，以解决现有技术中缺乏在量子芯片上合理布设元器件的方案的问题，可以提高量子芯片的可靠性。
6.为解决上述技术问题，第一方面，本技术提供一种量子比特芯片，包括：
7.电极结构，包括多个用于引入载流子的第一电极以及多个用于调控量子比特的第二电极；
8.导电盘结构，包括与所述第一电极数量一致的第一导电盘和所述第二电极数量一致的第二导电盘；其中，所述第一导电盘和第二导电盘围成一个内层限位框；所述电极结构位于所述内层限位框内；
9.焊盘结构，包括与多个第一导电盘一一对应的第一焊盘和与多个第二导电盘一一对应的第二焊盘；其中，所述第一焊盘和第二焊盘围成一个外层限位框；所述导电盘结构位于所述外层限位框内。
10.可选地，所述第一导电盘的中心点和所述第二导电盘的中心点位于所述内层限位框上；所述第一焊盘的中心点和所述第二焊盘的中心点位于所述外层限位框上。
11.可选地，所述第二电极包括第一子电极和第二子电极，所述第一子电极位于相邻两个所述第一电极之间，所述第二子电极不位于任意相邻两个所述第一电极之间；
12.每一相邻两个所述第一导电盘之间的所述内层限位框段上所述第一子电极对应
的第二导电盘到所述电极结构的中心点的连线将当前所述内层限位框段上的第一导电盘与所述电极结构的中心点构成的扇形区域进行角度平均分割。
13.可选地，每一相邻两个所述第一导电盘之间的内层限位框段上所述第二子电极对应的第二导电盘到所述电极结构的中心点的连线将当前内层所述限位框段上的第一导电盘与所述电极结构的中心点构成的扇形区域进行角度平均分割。
14.可选地，每一所述限位框段上所述第二子电极对应的第二导电盘到所述电极结构的中心点的连线与当前所述限位框段垂直。
15.可选地，所述第一导电盘和第二导电盘在所述内层限位框上均匀分布，所述第一焊盘和第二焊盘在所述外层限位框上均匀分布。
16.可选地，每一相邻两个所述第一焊盘之间的所述外层限位框段上的所述第二焊盘到所述电极结构的中心点的连线将当前所述外层限位框段上的第一焊盘与所述电极结构的中心点构成的扇形区域进行角度平均分割。
17.可选地，所述内层限位框和所述外层限位框为矩形框。
18.第二方面，提供一种处理器，包括上述第一方面任一项所述的量子比特芯片。
19.第三方面，提供一种量子计算机，包括上述第二方面所述的处理器。
20.基于上述量子比特芯片，导电盘结构中第一导电盘和第二导电盘将电极结构围于内层限位框内，第一导电盘和第二导电盘均在内层限位框上，焊盘结构中第一焊盘和第二焊盘将导电盘结构围于外层限位框内，第一焊盘和第二焊盘均在外层限位框上，便于传输线连接于对应的电极结构和导电盘结构以及对应的导电盘结构和焊盘结构，以及可以解决现有技术中缺乏在量子芯片上合理布设元器件的方案的问题，可以提高量子芯片的可靠性。
21.本技术提供的处理器及量子计算机，与量子比特芯片属于同一实用新型构思，因此具有相同的有益效果，在此不再赘述。
附图说明
22.图1是本技术一示例性实施例提供的一种量子比特芯片的结构示意图；
23.图2为图1中电极结构的放大示意图。
具体实施方式
24.下面将结合示意图对本技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。
25.在本技术的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
26.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是至少两个，例如两
个，三个等，除非另有明确具体的限定。
27.下面对本技术实施例提供的一种量子比特芯片作进一步描述说明。
28.参见图1和图2，图1是本技术一示例性实施例提供的一种量子比特芯片的结构示意图，图2为图1中电极结构的放大示意图，其中，本技术量子比特芯片包括：电极结构5、导电盘结构和焊盘结构。
29.如图2所示，电极结构5包括用于引入载流子的第一电极51以及用于调控量子比特的第二电极52。在图2中，电极结构5包括6个第一电极51以及21个第二电极52，其中，与第一电极51的阴影填充不同的均为第二电极52。
30.如图1所示，导电盘结构包括第一导电盘11和第二导电盘12。其中，第一导电盘11的数量与第一电极51的数量一致，第二导电盘12的数量与第二电极52的数量一致。由于图2中电极结构5包括6个第一电极51以及21个第二电极52，图1中的导电盘结构包括6个第一导电盘11和21个第二导电盘12。
31.继续参照图1，第一导电盘11和第二导电盘12围成一个内层限位框10。内层限位框10可以是由线段组成的任意形状，通常来说，内层限位框10的边的数量尽量少。本实施例中，内层限位框10是矩形，电极结构1位于矩形内层限位框10内。
32.如图1所示，焊盘结构包括第一焊盘31和第二焊盘32。其中，第一焊盘31与多个第一导电盘11一一对应，第二焊盘32与多个第二导电盘12一一对应。由于图1中导电盘结构包括6个第一导电盘11和21个第二导电盘12，图1中的焊盘结构则包括6个第一焊盘31和21个第二焊盘32。
33.继续参照图1，第一焊盘31和第二焊盘32围成一个外层限位框30。外层限位框30可以是由线段组成的任意形状，通常来说，外层限位框30的边的数量尽量少。本实施例中，外层限位框30是矩形，导电盘结构位于矩形外层限位框30内。
34.在本实施例中，第一导电盘11和第二导电盘12为矩形，第一导电盘11和第二导电盘12的中心点均在内层限位框10上，第一焊盘31和第二焊盘32为矩形，第一焊盘31和第二焊盘32的中心点均外层限位框30上。
35.可选地，如图2所示，在本实施例中，第二电极52包括第一子电极521和第二子电极522，第一子电极521位于相邻两个第一电极51之间，第二子电极522不位于任意相邻两个第一电极51之间。在图2中，除了标注的第二子电极522以外，其余的第二电极52均为第一子电极521。
36.在一实施例中，相邻两个第一导电盘之间的限位框段上第二导电盘的中心点到电极结构的中心点的连线将相邻两个第一导电盘的中心点与电极结构的中心点构成的扇形区域进行角度平均分割。如图1所示，最右侧限位框段上的两个第一导电盘11加上11个第二导电盘12共计13个导电盘，13个导电盘的中心点点到电极结构5的中心点的连线中，每相邻两条连线的夹角相等。
37.对于限位框段上第二导电盘数量为两个及以上的情形，作为一种优选的实施方式，每一限位框段上第一子电极对应的第二导电盘到电极结构的中心点的连线将当前限位框段上的第一导电盘与电极结构的中心点构成的扇形区域进行角度平均分割。
38.对于限位框段上第二导电盘数量为一个的情形，作为一种优选的实施方式，每一限位框段上第二子电极对应的第二导电盘到电极结构的中心点的连线将当前限位框段上
的第一导电盘与电极结构的中心点构成的扇形区域进行角度平均分割。
39.对于限位框段上第二导电盘数量为一个的情形，作为另一种优选的实施方式，每一限位框段上第二子电极对应的第二导电盘到电极结构的中心点的连线与当前限位框段垂直。如图1所示，最下方的限位框段上的两个第一导电盘11之间只有1个第二导电盘12，该第二导电盘12到电极结构1的中心点的连线与内层限位框10的下边缘垂直。
40.可选地，每一相邻两个第一焊盘之间的外层限位框段上的第二焊盘到电极结构的中心点的连线将当前外层限位框段上的第一焊盘与电极结构的中心点构成的扇形区域进行角度平均分割。如图1所示，最右侧限位框段上的两个第一导电盘11加上11个第二导电盘12共计13个导电盘，13个导电盘的中心点点到电极结构5的中心点的连线中，每相邻两条连线的夹角相等。
41.在其他实施例中，第一导电盘和第二导电盘可以在内层限位框上均匀分布，第一焊盘和第二焊盘可以在外层限位框上均匀分布。
42.与现有技术相比，基于图1所示出的量子比特芯片，导电盘结构中第一导电盘和第二导电盘将电极结构围于内层限位框内，第一导电盘和第二导电盘均在内层限位框上，焊盘结构中第一焊盘和第二焊盘将导电盘结构围于外层限位框内，第一焊盘和第二焊盘均在外层限位框上，便于传输线连接于对应的电极结构和导电盘结构以及对应的导电盘结构和焊盘结构，以及可以解决现有技术中缺乏在量子芯片上合理布设元器件的方案的问题，可以提高量子芯片的可靠性。
43.本技术实施例还提供了一种处理器，所述处理器上述实施例中的量子比特芯片。
44.该处理器可以通过硬件实现也可以通过软件实现。当通过硬件实现时，该处理器可以是逻辑电路、集成电路等。当通过软件实现时，该处理器可以是一个通用处理器，通过读取存储器中存储的软件代码来实现。
45.应理解，在本技术实施例中的处理器可以是中央处理单元(central processing unit，cpu)，该处理器还可以是其他通用处理器、数字信号处理器(digital signal processor，dsp)、专用集成电路(application specific integrated circuit，asic)、现成可编程门阵列(field programmable gate array，fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
46.本技术的实施例还提供了一种量子计算机，所述量子计算机包括上述的处理器。
47.本技术提供的处理器及量子计算机，与量子比特芯片属于同一实用新型构思，因此具有相同的有益效果，在此不再赘述。
48.应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况，其中a,b可以是单数或者复数。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系，但也可能表示的是一种“和/或”的关系，具体可参考前后文进行理解。
49.本技术中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a,b,或c中的至少一项(个)，可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。
50.应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
51.在本技术所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
52.所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
53.另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
54.所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-only memory，rom)、随机存取存储器(random access memory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。
55.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。