信息处理设备的制造方法
【专利说明】信息处理设备
[0001]相关申请的交叉引用
[0002]本申请基于并要求2012年9月7日提交的第2012-197829号日本专利申请的优先权，此日本专利申请的全部内容在此引入作为参考。
技术领域
[0003]在此描述的实施例一般地涉及信息处理设备。
【背景技术】
[0004]UMA (统一存储器架构)是一种使用GPU (图形处理单元)等的技术，所述GPU等包括多个集成在一起并且共享一个存储器的算术处理器。
【附图说明】
[0005]图1是示出根据第一实施例的信息处理设备的配置的一个实例的示意图；
[0006]图2是示出根据第一实施例的设备使用区域中的存储结构的示意图；
[0007]图3是示出根据第一实施例的L2P高速缓存标记区域中的存储结构的示意图；
[0008]图4是示出根据第一实施例的L2P高速缓存区域中的存储结构的示意图；
[0009]图5是示出根据第一实施例的写入高速缓存标记区域中的存储结构的示意图；
[0010]图6是示出根据第一实施例的写入高速缓存区域中的存储结构的示意图；
[0011]图7是示出根据第一实施例的写入命令的数据结构的一个实例的示意图；
[0012]图8是示出根据第一实施例的数据传输命令的格式的一个实例的示意图；
[0013]图9是示出根据第一实施例的数据传输命令中包含的标志的一个实例的示意图；
[0014]图1OA是示出存储系统经由第三端口接收数据的操作的示意图，并且图1OB是示出存储系统经由第二端口接收数据的操作的示意图；
[0015]图1lA是示出存储系统经由第三端口发送数据的操作的示意图，并且图1lB是示出存储系统经由第二端口发送数据的操作的示意图；
[0016]图12是示出设备控制器主体部的操作的流程图；
[0017]图13是示出设备控制器主体部的操作的流程图；
[0018]图14是示出其中设备控制器主体部引用L2P高速缓存区域的过程的流程图；
[0019]图15是示出其中设备控制器主体部将物理地址写入到L2P高速缓存区域的过程的流程图；
[0020]图16是示出其中设备控制器主体部引用L2P高速缓存区域的过程的流程图；
[0021]图17是示出其中设备控制器主体部读取L2P高速缓存区域中的表项的过程的流程图；
[0022]图18是示出其中设备控制器主体部从主机设备获得写入数据的过程的流程图；
[0023]图19是示出其中设备控制器主体部操纵DB位的值的过程的流程图；
[0024]图20是示出其中设备控制器主体部操纵VL位的值的过程的流程图；
[0025]图21是示出其中设备控制器主体部确定优先级的过程的流程图；
[0026]图22是定义程序与优先级之间的关系的表；
[0027]图23是示出其中主机向设备通知优先级的过程的流程图；
[0028]图24是示意性地示出根据第五实施例的信息处理设备的基本配置的示意图；
[0029]图25是示出其中主机判定作为设备的摄像机是否被连接到主机的过程的流程图；
[0030]图26是示出其中设备控制器主体部确定优先级的过程的流程图；
[0031]图27是示意性地示出根据第六实施例的信息处理设备的基本配置的示意图；以及
[0032]图28是示出其中设备控制器主体部确定优先级的过程的流程图。
【具体实施方式】
[0033]一般而言，根据一个实施例，一种信息处理设备包括:
[0034]主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径，
[0035]所述主机设备包括:
[0036]第一存储部；以及
[0037]第一控制部，其与所述第一存储部和所述通信路径连接并且控制所述第一存储部，
[0038]所述通信路径包括:
[0039]多个端口，为所述多个端口中的每个端口分配一个优先级，并且
[0040]所述半导体存储设备被连接到所述通信路径以便发送包含第一标志的第一命令，所述第一标志基于发送到所述第一存储部和从所述第一存储部接收的数据的类型的优先级确定端口的优先级。
[0041]下面将参考附图描述各实施例。在以下描述中，具有基本上相同的功能和配置的组件由相同的参考标号表不O各实施例的技术概念并未将各实施例的组件的材料、形状、结构、布置等限于下面描述的材料、形状、结构、布置等。各实施例的技术概念可以在权利要求的范围内变化。
[0042](第一实施例)
[0043]图1示意性地示出根据本实施例的信息处理设备的基本配置。根据本实施例的信息处理设备包括主机设备(或外部设备)I和存储系统2，存储系统2用作主机设备I的存储设备。主机设备I和存储系统2经由通信路径3被连接在一起。用于嵌入应用的符合通用闪存存储(UFS)标准的闪存或固态驱动器(SSD)适用于存储系统2。信息处理设备例如是个人计算机、蜂窝电话或图像拾取设备。作为通信路径3的通信标准，例如采用移动行业处理器接口(MIPI)Unipro协议。
[0044]〈存储系统的概要〉
[0045]存储系统2包括用作非易失性半导体存储器的NAND闪存210，以及向/从主机设备I传输数据的设备控制器200。
[0046]NAND闪存210包括具有存储器单元阵列的至少一个存储器芯片。存储器单元阵列包括以矩阵布置的多个存储器单元。此外，每个块包括多个页。每个页是写入和读取单位。
[0047]此外，NAND存储器210存储L2P表211和主机设备I发送的用户数据212。用户数据212例如包括主机设备I为其提供运行时环境的操作系统程序(OS)、主机设备I在OS上执行的用户程序，以及OS或用户程序输入和输出的数据。
[0048]L2P表211是一种类型的使存储系统2能够用作主机设备I的外部存储设备所需的管理信息，并且是地址转换信息，所述地址转换信息将主机设备I用于访问存储系统2的逻辑块地址(LBA)与NAND存储器210中的物理地址(块地址+页地址+页内存储位置)相关联。L2P表211的一部分被缓存在下面描述的主机设备I中的L2P高速缓存区域300内。为了与被缓存在L2P高速缓存区域300中的内容区分开，以下将存储在NAND存储器210中的L2P表211称为L2P主体211。
[0049]设备控制器200包括作为通信路径3的连接接口的主机连接适配器201、作为设备控制器200与NAND存储器210之间的连接接口的NAND连接适配器204、控制设备控制器200的设备控制器主体部202，以及RAM203。
[0050]RAM 203被用作缓冲器，其被配置为存储要写入到NAND存储器210的数据或者从NAND存储器210读取的数据。此外，RAM 203被用作命令队列，其对与主机设备I输入的写入请求和读取请求相关的命令进行排队。例如，RAM 203可以包括小型SRAM、小型DRAM等。此外，RAM203的功能可以由寄存器等提供，而不是由RAM 203提供。
[0051]设备控制器主体部202经由主机连接适配器201控制主机设备I和RAM 203之间的数据传输。设备控制器主体部202经由NAND连接适配器204控制RAM 203和NAND存储器210之间的数据传输。具体地说，设备控制器主体部202在通信路径3中用作设备控制器主体部202和主机设备I之间的总线主机，以便使用第一端口 230传输数据。设备控制器主体部202进一步包括两个其它总线主机205和206。总线主机205可以使用第二端口231向/从主机设备I传输数据。总线主机206可以使用第三端口 232向/从主机设备I传输数据。下面将描述端口 230至232的作用。
[0052]设备控制器主体部202例如包括微计算机单元，其具有算术设备和存储设备。算术设备执行被预存储在存储设备中的固件，以便实现设备控制器主体部202的功能。存储设备可以从设备控制器主体部202省略，其中固件被存储在NAND存储器210中。此外，可以使用ASIC配置设备控制器主体部202。
[0053]此外，根据本实施例的存储系统2采取被嵌入在信息处理设备中的闪存，其符合通用闪存存储(UFS)标准。因此，描述的命令等符合UFS标准。
[0054]<主机设备的概要>
[0055]主机设备I包括执行OS和用户程序的CPU 110、主存储器100，以及主机控制器120。主存储器100、CPU 110以及主机控制器120通过总线140被连接在一起。
[0056]例如使用DRAM配置主存储器100。主存储器100包括主机使用区域101和设备使用区域102。当主机设备I执行OS和用户程序时，主机使用区域101被用作程序解压缩区域，或者当主机设备I执行被解压缩到程序解压缩区域中的程序时，主机使用区域101被用作工作区域。设备使用区域102被用作高速缓存区域，有关存储系统2的管理信息被缓存在该区域中，并且针对该区域执行读取和写入操作。在此，采取L2P表211作为被缓存在存储系统2中的管理信息的一个实例。此外，写入数据将被缓存在设备使用区域102中。
[0057]〈端口的概要>
[0058]现在，将描述根据本实施例的主机设备I和存储系统2的端口。根据本实施例的主机设备I和存储系统2通过一个线路(通信路径3)被物理地连接在一起。但是，主机设备I和存储系统2通过多个接入点被连接在一起，这些接入点在下面描述并且被称为端口(也被称为CPort)。
[0059]主机控制器120包括作为总线140的连接接口的总线适配器121、作为通信路径3的连接接口的设备连接适配器126，以及主机控制器主体部122，主机控制器主体部122经由总线适配器向/从主存储器100和CPU 110传输数据和命令，并且经由设备连接适配器126向/从存储系统2传输数据(包括命令)。主机控制器主体部122通过第一端口 130被连接到设备连接适配器126。主机控制器主体部122能够经由第一端口 130向/从存储系统2传输数据。
[0060]此外，主机控制器120包括:主存储器DMA 123，其在主机使用区域101与设备使用区域102之间执行DMA传输；控制DMA 124，其捕获存储系统2发送的命令以便访问设备使用区域102，并且将状态信息发送到存储系统，该状态信息指示主机控制器主体部122如何处理设备使用区域102 ;数据DMA 125，其在设备使用区域102与存储系统2之间执行DMA传输。控制DMA 124通过第二端口 131被连接到设备连接适配器126。控制DMA 124能够经由第二端口 131，将命令和状态信息发送到存储系统2，并且从存储系统2接收命令和状态信息。此外，数据DMA 125通过第三端口 132被连接在设备连接适配器126之间。数据DMA 125能够经由第三端口 132，将数据发送到存储系统2，并且从存储系统2接收数据。
[0061]设备连接适配器126和主机连接适配器201的功能允许分别将第一端口 130、第二端口 131和第三端口 132与第一端口 230、第二端口 231和第三端口 232相关联。具体地说，设备连接适配器126经由第一端口 230，将经由第一端口 130被发送到存储系统2的内容发送到设备控制器主体部202。设备连接适配器126还经由第二端口 231，将经由第二端口 131被发送到存储系统2的内容发送到设备控制器主体部202。设备连接适配器126还经由第三端口 232，将经由第三端口 132被发送到存储系统2的内容发送到设备控制器主体部 202。
[0062]此外，设备连接适配器126经由第一端口 130，将经由第一端口 230被发送到主机设备I的内容发送到主机控制器主体部122。设备连接适配器126还经由第二端口 131，将经由第二端口 231被发送到主机设备I的内容发送到控制DMA 124。设备连接适配器126还经由第三端口 132，将经由第三端口 232被发送到主机设备I的内容发送到数据DMA 125。例如，经由总线适配器121，将被发送到控制DMA 124和数据DMA 125的内容发送到主机控制器主体部122。
[0063]端口 130至132的每一个都可以包括输入缓冲器，其被用于与存储系统2的通信。主机控制器主体部122、控制DMA 124和数据DMA 125使用单独的输入/输出缓冲器被连接到存储系统2。因此，主机控制器120能够独立使用主机控制器主体部122执行与存储系统2的通信，使用控制DMA 124执行与存储系统2的通信，并且使用数据DMA 125执行与存储系统2的通信。此外，这些通信可以被切换到彼此而不需要更改输入/输出缓冲器。因此，可以快速实现通信的切换。这也适用于