连向CPU发送将关闭共享电源层 的确认。在一些实施例中，把PMDOWN互连用于到PCH的单向通信，并把分离的PMSYNC互连 用于到CPU的单向通信，这可以避免CPU和PCH两者在相同的互连上同时断言消息的可能。 然而，有可能提供不同的互连结构且允许功率管理信息的双向通信。
[0025] 现在参见图4,所示出的是根据本发明的一个实施例的处理器的框图。如图4中所 示出，处理器400可以是多核处理器，其包括具有核域的多个核410a-410n的第一管芯405。 各种核可以经由互连415耦合到系统代理或包括各种组件的非核域420。如图可见，非核域 420可以包括可以是末级缓存的共享缓存430。另外，非核可以包括集成存储器控制器440、 各种接口 450和功率控制单元480。在一种实施例中，除了功率管理逻辑之外，P⑶480可 以还包括通信逻辑，其经由独立于互连管芯的主要通信信道的一个或多个单向边带信道与 PCH管芯460传输功率管理信息。
[0026] 如图4中还示出，第二管芯，即PCH管芯460,也可以出现在处理器400内。根据 本发明的各实施例，还示出的是提供从第一管芯405到PCH管芯460的单向通信的PMDOWN 互连462,以及PMSYNC互连464。第一管芯405可以经由PMDOWN互连462与PCH管芯460 通信，PMDOWN互连462提供从第一管芯405到PCH 460的例如功率管理数据之类的单向通 信。还示出的是PMSYNC互连464,其提供从PCH 460到第一管芯405的例如功率管理数据 之类的单向通信。在一种实施例中，PMDOWN互连462和PMSYNC互连464的使用可以专用 于在第一管芯405和PCH管芯460之间的功率管理数据的传输，且其他互连（未示出）例 如总线可以被用来在管芯405和460之间传送其他类型的数据。
[0027] 进一步参见图4,处理器400可以例如经由存储器总线446与系统存储器445通 信。另外，通过接口 450,可以做成到诸如外围设备、大容量存储等等之类的各种封装外的 组件的连接。尽管在图4的实施例中以这种特定实现示出，但本发明的范围不限于此。例 如，在一种实施例中，PCH 460可以位于至少经由多个功率管理单向互连耦合到处理器400 的分离的半导体封装中。
[0028] 可以在多种不同系统类型中实现各实施例。现在参见图5,所示出的是根据本发明 的一个实施例的系统的框图。如图5中所示出，多处理器系统500是点对点互连系统，且包 括经由点对点互连550耦合的第一处理器570和第二处理器580。如图5中所示出，处理器 570和580中的每一个可以是多核处理器，包括第一和第二处理器核（即，处理器核574a和 574b和处理器核584a和584b)，尽管可能更多核可以出现在各处理器中。
[0029] 仍然参见图5,第一处理器570还包括存储器控制器中枢（MCH)572和点对点 (P-P)接口 576和578。类似地，第二处理器580包括MCH 582和P-P接口 586和588。如 图中所示出5, MCH 572和582把各处理器耦合到各自的存储器，即存储器532和存储器 534,它们可以是本地附加到各自的处理器的系统存储器（例如，DRAM)的一部分。第一处 理器570和第二处理器580可以分别经由P-P互连552和554耦合到芯片组590。如图5 中所示出，芯片组590包括P-P接口 594和598。如图5的实施例中所示出的，第一处理器 570经由两个单向互连耦合到芯片组590 :提供从处理器570到在芯片组590内的PCH 591 的单向数据路径的PMDOWN互连552,以及提供从PCH 591到处理器570的单向数据路径的 PMSYNC互连554,如在此描述的。另外，例如，在处理器570处于诸如CO状态之类的活动状 态时，双向互连553可以提供在处理器570和芯片组590之间的双向路径。第二处理器580 经由两个互连耦合到芯片组590 :提供从处理器580到PCH 591的单向数据路径的PMDOWN 互连556,以及提供从芯片组590到处理器580的单向数据路径的PMSYNC互连558,如在此 描述的。另外，双向互连557可以提供在处理器580和芯片组590之间的双向路径，例如， 在处理器580处于诸如CO状态之类的活动状态时。
[0030] 此外，芯片组590包括通过P-P互连539把芯片组590与高性能图形引擎538耦 合起来的接口 592。而芯片组590可以经由接口 596耦合到第一总线515。如图5中所示 出，各种输入/输出（I/O)设备514可以親合到第一总线516以及总线桥518,总线桥518 把第一总线516耦合到第二总线520。各种设备可以耦合到第二总线520,其包括例如键盘 /鼠标522、通信设备526和诸如盘驱动器或其他大容量存储设备之类的数据存储单元528。 进一步，音频I/O 524可以耦合到第二总线520。各实施例可以被合并到其他类型的系统， 包括移动设备，例如智能蜂窝式电话、平板计算机、上网本、超极本?等等。
[0031] 现在参见图6,所示出的是根据本发明的一个实施例的系统的部分的框图。如图6 中所示出，系统600可以包括各种组件，包括处理器610,如所示出的，处理器610是多核处 理器。处理器610可以经由外部电压调节器660耦合到电源650,电源650可以执行第一电 压转换以便向处理器610提供初级经调节电压。
[0032] 如图可见，处理器610可以是单管芯处理器插槽，包括多个核620a_620n。另外，每 一核可以与个体电压调节器625a-625n相关联，以便允许电压的细粒度控制且因而允许每 一个体核的功率和性能的细粒度控制。因而，每一核可以以独立的电压和频率操作，允许极 大的灵活性并提供平衡功耗和性能的广泛机会。
[0033] 仍然参见图6,附加的组件可以出现在处理器内，包括输入/输出接口 632、另一接 口 634和集成存储器控制器636。如图可见，这些组件中的每一个都可以由另一集成电压调 节器625x供电。在一种实施例中，接口 632可以遵守英特尔?快速通道互连（QPI)协议， 该协议提供缓存一致性协议中的点对点（PtP)链路，其包括多个层，包括物理层、链路层和 协议层。接口 634又可以遵守高速外围组件互连（PCIe?)规范，例如，PCI EXPRESS?规范 基本规范2. 0版（2007年1月15日）。
[0034] 还示出的是功率控制单元（P⑶)638,功率控制单元（P⑶)638可以包括用于执行 关于处理器610的功率管理操作的硬件、软件和/或固件。P⑶638可以经由专用接口耦合 到外部电压调节器660。以这种方式，PCU 638可以指示电压调节器向处理器提供所请求的 经调节电压。
[0035] PCU 638可以经由PMDOWN 640互连耦合到外围控制中枢（PCH) 644, PMDOWN 640互 连提供从P⑶638到PCH 644的单向通信，例如，用于功率管理数据的通信。另外，PCH 644 可以经由PMSYNC 642互连耦合到PCU 638, PMSYNC642互连提供从PCH 644到PCU 638的 单向通信路径，例如，用于诸如功率管理响应之类的功率管理信息的通信。
[0036] 尽管参考例如计算平台或处理器中的特定集成电路中的节能和能效描述下列实 施例，但其他实施例适用于其他类型的集成电路和逻辑设备。在此描述的各实施例的类似 的技术和教导可以应用到其他类型的电路或半导体设备，它们也可以受益于更好的能效和 节能。例如，所公开的实施例不限于任何具体类型的计算机系统，且也可以用于其他设备， 例如手持式设备、片上系统（SoC)和嵌入式应用。手持式设备的一些示例包括蜂窝式电话、 因特网协议设备、数码相机、个人数字助理（PDA)和手持式PC。嵌入式应用通常包括微控制 器、数字信号处理器（DSP)、网络计算机（NetPC)、机顶盒、网络中枢、广域网（WAN)交换机或 可以执行下面教导的功能和操作的任何其他系统。此外，在此描述的装置、方法和系统不限 于物理计算设备，而是也可以涉及用于节能和效率的软件优化。如下面将从本描述明显看 出的，在此描述的方法、装置和系统的实施例（无论是否参考硬件、固件、软件或其组合）对 "绿色技术"未来（例如包含美国经济的一大部分的产品中的节能和能效）来说至关重要。
[0037] 注意，在此描述的PMDOWN单向互连可以独立于基于操作系统（OS)的机制（例如 高级配置和平台接口（ACPI)标准（例如，2006年10月10日公布的修订版3. Ob))，且是对 其的补充。根据ACPI，处理器可以以各种性能状态或级别（即从PO到PN)操作。通常，Pl 性能状态可以对应于OS可以请求的最高保证性能状态。除了这种Pl状态之外，OS还可以 请求更高的性能状态，即PO状态。这种PO状态可以因而是机会性的或加速模式状态，在 该状态中，当功率和/或热预算可用时，处理器硬件可以把处理器或至少其部分配置为以 高于保证频率操作。在多种实现中，处理器可以包括高于保证最大频率的多个所谓的点频 (bin frequency)，也称为Pl频率，超过具体处理器的最大峰值频率。另外，根据ACPI，处理 器可以以各种功率状态或级别操作。对于功率状态，ACPI指定不同的功耗状态，通常称为C 状态C0、Cl到Cn状态。当核活动时，它运行在CO状态，且当核空闲时，它可以被置于核低 功率状态，也被称为核非零C状态（例如，C1-C6状态），且每一 C状态处于更低的功耗水平 (使得C6是比Cl更深的低功率状态，等等）。
[0038] 尽管为便于阐释未示出，但应理解，附加的组件可以出现在处理器610内，例如附 加的非核逻辑和其他组件，例如内部存储器，例如，一个或多个级别的缓存存储器层次结构 等等。此外，尽管在图6实现中示出为带有集成电压调节器，但各实施例不限于此。
[0039] 现在参见图7,所示出的是根据本发明的另一实施例的多域处理器的框图。如图7 的实施例中所示出的，处理器700包括多个域。具体地，核域710可以包括多个核 图形域720可以包括一个或多个图形引擎，且还可