一种混合型加法器和高效混合型加法器的制造方法
【技术领域】
[0001] 本发明涉及计算机技术，尤指一种混合型加法器和高效混合型加法器。
【背景技术】
[0002] 随着高性能处理器（Central Processing Unit，简称为：CPU)的发展，加法器作为 算数逻辑单元(Arithmetic Logical Unit，简称为：ALU)中的核心部件之一，广泛应用与数 字信号处理、通信、图像和视频处理中。通常要求加法器的运算在一个周期内完成，随着计 算机对CPU芯片的工作频率和数据位宽提出的更高要求，加法器的运算速率成为限制ALU 工作效率的主要因素。目前的加法器主要包括两种，一种是采用典型结构逐层叠加形成的 具有更高位计算功能的加法器，然而该类型的加法器的运算延迟较长，运算速率较低，同时 具有较大的版图面积；另一种是采用并行前缀结构的加法器，该类型的加法器虽然在一定 程度上提高了运算速率，但是由于具有较大扇从而造成延时的增加。
[0003] 显然地，现有技术提供加法器，难以实现运算速率与版图面积之间的合理规划。
【发明内容】
[0004] 为了解决上述技术问题，本发明提供了一种混合型加法器和高效混合型加法器， 能够在提高加法器运算速率的同时保证具有较小的版图面积，从而降低功耗。
[0005] 与现有技术相比，本发明提供的一种混合型加法器，包括：运算装置和进位值生成 装置；所述运算装置包括依次设置的第一 4位加法器和N个4位运算单元，其中，所述第一 4位加法器的进位值为0, N为1到7之间的整数；
[0006] 每个所述4位运算单元包括两个并行的第二4位加法器和第一进位选择单元，一 个所述第二4位加法器的进位值为0,另一个所述第二4位加法器的进位值为1，所述两个 第二4位加法器的输出端一一对应的连接到所述第一进位选择单元的两个数据输入端，所 述第一进位选择单元包括所述两个数据输入端，一个进位输入端和一个输出端；每个所述 4位运算单元用于根据所述第一进位选择单元的进位输入端接收到的进位信号，选择两个 第二4位加法器中的一个生成的运算结果，并将所选择的运算结果通过所述输出端输出；
[0007] 所述进位值生成装置中设置有N个进位值输出端，所述N个进位值输出端一一对 应的连接到N个所述第一进位选择单元的进位输入端，用于通过每个所述进位值输出端向 与所述进位值输出端连接的第一进位选择单元传输进位信号。
[0008] 如上所述的混合型加法器，其中，所述依次设置的第一 4位加法器和N个4位运算 单元中的每一位与操作数的每一位之间一一对应，所述进位值生成装置的第η个所述进位 值输出端用于根据操作数的1到4η位输出进位信号，1 < η < Ν。
[0009] 如上所述的混合型加法器，其中，N = 7 ;
[0010] 所述进位值生成装置包括7个组合逻辑模块，每个所述组合逻辑模块包括4对输 入端和1对输出端，第η个所述组合逻辑模块的4对输入端对应操作数的4η-3到4η位，每 个所述组合逻辑模块包括第一、第二和第三组合逻辑单元，所述第一、第二和第三组合逻辑 单元分别包括2对输入端和1对输出端，其中，所述第一和第二组合逻辑单元并联，所述第 一组合逻辑单元的2对输入端和第二组合逻辑单元的2对输入端作为所述组合逻辑模块的 4对输入端，所述第一组合逻辑单元的1对输出端和第二组合逻辑单元的1对输出端一一对 应的连接到所述第三组合逻辑单元的2对输入端，所述第三组合逻辑单元的1对输出端作 为所述组合逻辑模块的1对输出端；每个所述组合逻辑模块用于根据所述4对输入端对应 的操作数，由第一和第二组合逻辑单元分别输出第一信号和第二信号，从而由第三组合逻 辑单元根据所述第一信号和第二信号输出第三信号，其中，所述第一、第二和第三信号中分 别包括进位值生成信号和进位值传播信号，I < η < N ;
[0011] 所述进位值生成装置还包括3个第四组合逻辑单元和6个进位生成逻辑单元，其 中，第1个所述第四组合逻辑单元的输入端连接到第3个和第4个所述组合逻辑模块的输 出端，第2个所述第四组合逻辑单元的输入端连接到第5个和第6个所述组合逻辑模块的 输出端，第3个所述第四组合逻辑单元的输入端连接到第6个和第7个所述组合逻辑模块 的输出端，所述第1个所述进位生成逻辑单元的输入端连接到第1个和第2个所述组合逻 辑模块的输出端，所述第2个所述进位生成逻辑单元的输入端连接到第1个所述进位生成 逻辑单元的输出端和第3个所述组合逻辑模块的输出端，所述第3个所述进位生成逻辑单 元的输入端连接到第1个所述进位生成逻辑单元的输出端和第1个所述第四组合逻辑单元 的输出端，所述第4个所述进位生成逻辑单元的输入端连接到第3个所述进位生成逻辑单 元的输出端和第5个所述组合逻辑模块的输出端，所述第5个所述进位生成逻辑单元的输 入端连接到第3个所述进位生成逻辑单元的输出端和第2个所述第四组合逻辑单元的输出 端，所述第6个所述进位生成逻辑单元的输入端连接到第3个所述进位生成逻辑单元的输 出端和第3个所述第四组合逻辑单元的输出端；
[0012] 第1个所述组合逻辑模块的输出端和所述6个进位生成逻辑单元的输出端一一对 应的连接到所述7个4位运算单元的进位输入端，其中，第1个所述组合逻辑模块输出的第 三信号中的进位值生成信号具体为输入到第1个所述4位运算单元的进位信号。
[0013] 如上所述的混合型加法器，其中，所述进位值生成装置还包括6个缓冲器，第1个 所述缓冲器连接在第1个所述组合逻辑模块的输出端与第1个所述4位运算单元的输入端 之间，第2个所述缓冲器连接在第1个所述进位生成逻辑单元的输出端与第2个所述4位 运算单元的输入端之间，第3个所述缓冲器连接在第3个所述组合逻辑模块的输出端与第2 个所述进位生成逻辑单元的输入端之间，第4个所述缓冲器连接在第5个所述组合逻辑模 块的输出端与第4个所述进位生成逻辑单元的输入端之间，第5个所述缓冲器连接在第2 个所述第四组合逻辑单元的输出端与第5个所述进位生成逻辑单元的输入端之间，第6个 所述缓冲器连接在第7个所述组合逻辑模块的输出端与第3个所述第四组合逻辑单元的输 入端之间。
[0014] 本发明还提供的一种高效混合型加法器，包括：高位运算模块和低位运算模块；
[0015] 所述高位运算模块包括两个并行的如上述任一项中所述的混合型加法器和第二 进位选择单元，一个所述混合型加法器的进位值为0,另一个所述混合型加法器的进位值为 1，所述两个混合型加法器的输出端一一对应的连接到所述第二进位选择单元的两个数据 输入端，所述第二进位选择单元包括所述两个数据输入端，一个进位输入端和一个输出端； 所述高位运算模块用于根据所述第二进位选择单元的进位输入端接收到的进位信号，选择 所述两个混合型加法器中的一个生成的运算结果，并将所选择的运算结果通过所述输出端 输出；
[0016] 所述低位运算模块包括一个如上述任一项所述的混合型加法器，所述低位运算 模块还包括低位输出端和进位输出端，所述低位输出端作为所述高效混合型加法器的低 4*(N+1)位输出端，所述进位输出端连接到所述第二进位选择单元的进位输入端，用于向所 述第二进位选择单元传输进位信号。
[0017] 如上所述的高效混合型加法器，其中，所述低位运算模块还包括第一控制信号输 入端，所述高效混合型加法器用于在所述第一控制信号输入端的输入为0时执行加法运 算，在所述第一控制信号输入端的输入为1时执行减法运算。
[0018] 如上所述的高效混合型加法器，其中，还包括：设置于所述低位运算模块与所述 第二进位选择单元之间的模式选择单元，所述低位运算模块的进位输出端连接到所述模式 选择单元的输入端，所述模式选择单元的输出端连接到所述第二进位选择单元的进位输入 端，所述模式选择单元还包括模式选择输入端和第二控制信号输入端；
[0019] 所述模式选择单元在所述模式选择输入端的输入为1时，选择所述低位运算模块 的低位输出端的输出值；或者，
[0020] 所述模式选择单元在所述模式选择输入端的输入为0时，选择所述第二控制信号 输入端的输入值。
[0021] 如上所述的高效混合型加法器，其中，若所述模式选择输入端的输入为0,则所述 低位运算模块用于在所述第一控制信号输入端的输入为0时执行加法运算，在所述第一控 制信号输入端的输入为1时执行减法运算，并且所述高位运算模块用于在所述第二控制信 号输入端的输入为0时执行加法运算，在所述第二控制信号输入端的输入为1时执行减法 运算。
[0022] 本发明提供的混合型加法器和高效混合型加法器，其中，混合型加法器通过运算 装置和进位值生成装置同时进行操作数的求和运算和进位运算，具体地，在进位值生成装 置产生进位值的同时，运算装置中每个4位运算单元的两路并行的第二4位加法器计算出 进位值为〇和1时的两个运算结果，从而在4位运算单元的第一进位选择单元获取到实际 产生的进位值时，直接从上述两路并行的第二4位加法器获取的运算结果中选择与该实际 进位值匹配的结果。本实施例提供的混合型加法器，能够在提高加法器运算速率的同时保 证具有较小的版图面积，从而降低功耗。
【附图说明】
[0023] 附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本 申请的实施