存储器总线误差信号的制作方法
【专利说明】
【背景技术】
[0001]计算机系统传统地已经包含各种类型的易失性和非易失性存储装置。由于它们相对较快的访问时间，诸如动态随机访问存储器(DRAM)的易失性存储器装置通常已经用于形成用于计算机系统的工作存储器。为了当系统断电时保存计算机系统数据，数据已经传统地存储在与较慢访问时间相关联的非易失性大容量存储装置中，诸如基于磁性媒介或基于光学媒介的大容量存储装置。除了存储器之外，可以在计算机系统内利用各种其他装置并且将这些装置结合至各种存储器。
【附图说明】
[0002]图1是根据示例性实施方式的计算机系统的示意图。
[0003]图2和图8是示出了根据示例性实施方式的用于延迟总线活动以调节装置用于处理命令的时间的技术的流程图。
[0004]图3是根据示例性实施方式的图1的计算机系统的子系统的示意图。
[0005]图4、图5、图6和图7是根据示例性实施方式的通过图3的存储器总线传递的信号的波形。
【具体实施方式】
[0006]计算机系统可以采用各种总线以向各种位置传递数据且从各种位置传递出数据。各种这些总线之一、例如存储器总线本质上可以确定的是，经由存储器总线传递的命令预期按顺序且在某些时刻内完成。当诸如但不限于存储器装置和计算装置的装置具有明显离散的时序特性时，满足这些规范可能是特别挑战性的。
[0007]例如，包括各种易失性存储器或非易失性存储器的一些存储器装置可以具有显著慢于诸如动态随机访问存储器(DRAM)装置的其他存储器装置的访问时间的访问时间。此夕卜，诸如现场可编程门阵列(FPGA)和专用集成电路(ASIC)的计算装置可以利用变化的或延展的时间周期来访问、修改并存储数据。由于这些时序差，与结合至相同存储器总线的混合技术装置(诸如非易失性存储器装置、易失性存储器装置和计算装置)进行通信可能是挑战性的。
[0008]作为更具体的示例，对于双倍数据速率(DDR)存储器总线的读取操作，可以预期作为读取操作的目标的存储器装置在最小列地址选通延迟(CL)(例如总线时钟信号的特定数目周期)内对读取命令做出响应。然而，各种类型的易失性或非易失性装置可能无法在规定的CL时间内对读取命令做出响应。
[0009]在此为了与结合至相同存储器总线并且具有明显离散时序特性的各种装置、存储器或其他装置通信的目的而公开系统和技术。更具体地，在此为了通过具有至少一个确定性时序规范的存储器总线将命令通信传递至计算机系统的各种装置(与装置共享)的目的而公开系统和技术。可以由相对高速的易失性存储器装置满足确定性时序规范，而并非由相对缓慢的存储器装置或创建计算序列的装置满足确定性时序规范。例如，现场可编程门阵列(FPGA)可能无法在存储器总线的各种时序要求内修改数据流或者将数据插入至独立存储器地址中。
[0010]根据一些实施方式，装置(例如FPGA、ASIC或其他装置)被构造为在存储器总线上选择性地断言误差信号以插入延迟用以允许更多时间来处理给定命令。以这种方式，对误差信号的断言中断与命令相关联的总线操作，并且最终使得存储器控制器重现操作。断言误差信号的时间与用于重现操作的时间组合而允许更多时间来处理命令(例如，从其存储器阵列检索数据并且在其数据输出端处提供数据)；并且结果，装置可以对于所重现的操作做出时序响应，并且高效地满足对于存储器总线的时序规范。
[0011]作为更具体的示例，图1示出了根据示例性实施方式的计算机系统100。对于该示例，计算机系统100包括易失性存储器装置124，诸如例如双倍数据速率(DDR)同步动态随机访问存储器(SDRAM)存储器装置，其结合至存储器总线120(例如DDR SDRAM存储器总线)。通常，存储器总线120可以是任意DDRx总线(例如DDR3或DDR4总线)，并且易失性存储器装置124可以具有对应的DDRx接口。为了这些目的，当在将数据存储到易失性存储器装置124中并从其检索数据，激活易失性存储器装置124的存储器单元行等等时，计算机系统100的存储器控制器112可以选择性地对在存储器总线120上的控制、地址和数据信号断言(assert)并选择性地对其解除断言(deassert)以在存储器总线120上产生对应的总线循环周期或操作。
[0012]对于图1的具体示例，存储器控制器112是处理器110的一部分。以这种方式，处理器110可以是例如基于半导体的中央处理单元(CPU)封装，包括一个或多个处理核心114以及存储器控制器112。应该注意的是，在图1中简化了计算机系统100，而计算机系统100可以取决于特定实施方式而包括一个或多个这种处理封装110。此外，根据其他实施方式，存储器控制器112可以布置在与任何处理核心分离的半导体封装中。因此，设计预想了在所附权利要求范围内的许多实施方式。
[0013]除了易失性存储器装置124之外，该示例的计算机系统100包括一个或多个其他装置130，诸如示例性FPGA 130-1。其他装置130可以包括配置为经由存储器总线120而通信的非易失性存储器或其他计算装置，例如ASIC。FPGA 130-1可根据示例性实施方式可以具有DDRx接口 140。作为示例，易失性存储器装置124可以是基于SDRAM的双列直插式存储器模块(DIMM);并且FPGA 130-1可以包含存储器134，诸如但不限于静态随机访问存储器(SRAM)。
[0014]不论具体的存储器类型或装置，对于该示例，易失性存储器124和FPGA 130-1结合至存储器总线120。因此，可以经由在存储器总线120上的总线操作而向易失性存储器124和FPGA 130-1写入数据并且从其检索数据。
[0015]与访问给定易失性存储器装置124的存储器单元的时间相比，FPGA 130-1可以通常具有相关联的较慢的访问时间。在各个情形中，该较慢的访问时间可以是由FPGA 130-1执行计算序列所需时间量的结果。在各个示例中，除了其他之外，计算序列可以包括对数据流的修改以及来自独立存储器地址的数据的插入/检索。结果，FPGA 130-1可以相对于易失性存储器装置124而经受更长的时间来响应命令。
[0016]可以由一套最小时序规范来管理存储器总线120，这套最小时序规范专门针对易失性存储器装置124的相对较快的访问时间而设计。此外，存储器总线120可以是确定性时控(deterministically-timed)总线，其由如下规范所管理:该规范并未提供为了适应相对较慢装置(诸如该示例的FPGA 130-1)的目的而引入延迟的延迟命令或其他明确机制。
[0017]作为更具体的示例，根据示例性实施方式，存储器总线120可以是DDR SDRAM存储器总线，其是不允许提供命令延迟的确定性接口。通常，针对DDR SDRAM总线120的规范规定顺序地并且以规定的最小时间完成所有命令。
[0018]根据示例性的实施方式，FPGA 130-1包括总线接口 140，该FPGA 130-1为了对来自存储器总线120的信号进行解码并且向存储器总线120提供编码的信号来向FPGA 130-1传递数据并从FPGA 130-1传递出数据的目的而结合至存储器总线120。因此，经由该机制，FPGA 130-1可以例如接收各种命令，诸如用于修改各种数据流的命令。然而，由于其相对缓慢的响应时间，FPGA 130-1可能无法跟上通过存储器总线120传递的命令的速率。为了调节时序不一致，FPGA 130-1包括控制器136，其在存储器总线120上选择性产生误差信号以有效地产生延迟，从而给FPGA 130-1提供更多时间来处理给定命令。
[0019]特别地，根据示例性的实施方式，存储器控制器112响应于误差信号的断言来暂时中断或停止当前总线活动。例如，根据示例性实施方式，存储器总线112响应于对误差信号的断言而中断当前总线操作，并且当对误差信号解除断言时重现总线操作。
[0020]因此，结合图1参照图2，根据示例性实施方式，一种