串行解串器装置及其异步转换方法
【技术领域】
[0001 ] 本发明是有关于串行解串器(串行器(Serializer)/解串器(Deserializer))装置，特别是有关于应用在串行解串器装置的中不同锁相回路装置的间的异步转换方法。
【背景技术】
[0002]本发明揭露一种串行解串器装置，包括第一锁相回路装置、第二锁相回路装置和正反器。第一锁相回路装置接收第一周期的第一频率信号，并产生第二周期的第二频率信号和第三周期的第三频率信号。第一锁相回路装置依据第一、第二和第三频率信号产生旗标信号，并将旗标信号传送至第二锁相回路装置。第二锁相回路装置同步接收第一频率信号，并产生第三周期的第四频率信号。第二锁相回路装置依据第一和第四频率信号对具有相位差异的旗标信号取样得到重置信号，使重置信号与相位差异无关。正反器接收重置信号和第四频率信号，并对应产生与第二频率信号同步且相同的第五频率信号。
【发明内容】
[0003]本发明的一示范性实施例提供一种串行解串器装置。该串行解串器装置包括一第一锁相回路装置、一第二锁相回路装置、以及一正反器。该第一锁相回路装置用以接收一第一周期的一第一频率信号，并对应产生小于该第一周期的一第二周期的一第二频率信号和一第三周期的一第三频率信号，其中该第二周期是该第三周期的两倍。该第二锁相回路装置用以同步接收该第一频率信号，并对应产生该第三周期的一第四频率信号。该正反器连接至该第二锁相回路装置，用以接收该第二锁相回路装置输出的一重置信号和一第四频率信号，并对应产生与该第二频率信号同步且相同的一第五频率信号，其中该第一锁相回路装置依据该第一频率信号、该第二频率信号和该第三频率信号输出一旗标信号；其中该旗标信号传递至该第二锁相回路装置时已具有一相位差异；以及其中该第二锁相回路装置依据该第一频率信号和该第四频率信号产生一取样信号，并使用该取样信号对具有该相位差异的该旗标信号取样得到该重置信号，使该重置信号与该相位差异无关。
[0004]本发明的一示范性实施例提供一种用于一串行解串器装置的异步转换方法。该异步转换方法包括同步发送一第一周期的一第一频率信号至该串行解串器装置的一第一锁相回路装置和一第二锁相回路装置;透过该第一锁相回路装置产生小于该第一周期的一第二周期的一第二频率信号和一第三周期的一第三频率信号，其中该第二周期是该第三周期的两倍;透过该第一锁相回路装置输出一旗标信号，其中该旗标信号是产生自该第一锁相回路装置的该第一频率信号、该第二频率信号和该第三频率信号，且该旗标信号传递至该第二锁相回路装置时已具有一相位差异;透过该第二锁相回路装置产生该第三周期的一第四频率信号;透过该第二锁相回路装置产生一取样信号，其中该取样信号是产生自该第二锁相回路装置的该第一频率信号和该第四频率信号;使用该取样信号对具有该相位差异的该旗标信号取样得到一重置信号，使该重置信号与该相位差异无关；以及透过该串行解串器装置的一正反器接收该重置信号和该第四频率信号，以对应产生与该第二频率信号同步且相同的一第五频率信号。
【附图说明】
[0005]图1是依据本发明的一第一实施例实现串行解串器装置10的区块图；
[0006]图2是依据本发明第一实施例说明串行解串器装置10中各个频率信号的频率图；
[0007]图3是依据本发明的第二实施例实现旗标电路30的一电路图；
[0008]图4A至图4D是依据本发明第二实施例说明旗标电路30中各个频率信号的频率图；
[0009]图5A至图5D是依据本发明的第三实施例说明旗标电路30中各个频率信号的频率图；
[0010]图6是依据本发明的一第四实施例实现适用于串行解串器装置10的异步转换方法的一流程图。
【具体实施方式】
[0011]本揭露所附图示的实施例或例子将如以下说明。本揭露的范畴并非以此为限。习知技艺者应能知悉在不脱离本揭露的精神和架构的前提下，当可作些许更动、替换和置换。在本揭露的实施例中，组件符号可能被重复地使用，本揭露的数种实施例可能共享相同的组件符号，但为一实施例所使用的特征组件不必然为另一实施例所使用。
[0012]图1是依据本发明的一第一实施例实现一串行解串器装置10的区块图。在本发明第一实施例中，串行解串器装置10包括一第一锁相回路装置11、一第二锁相回路装置12、以及一逻辑电路13。第一锁相回路装置11用以供应不同频率信号至串行解串器装置10中的各种低频电路，例如，时钟数据复原(Clock Data Recovery，⑶R)电路。第二锁相回路装置12则用以供应不同时钟信号作为串行解串器装置10中的接收路径所需高频频率信号。
[0013]在本发明第一实施例中，第一锁相回路装置11和第二锁相回路装置12同步接收相同的一第一周期的一参考频率信号REF100IN，其中前述第一周期的时间长度为10奈秒(亦即第一频率信号1^?100爪的频率为1001取)。
[0014]在本发明第一实施例中，第一锁相回路装置11依据参考频率信号REF100IN产生/输出一第二周期的一频率信号CK250和一第三周期的一频率信号CK500，其中前述第二和第三周期的时间长度分别为4奈秒和2奈秒(亦即频率信号CK250和频率信号CK500的频率分别为250MHz和500MHz)。逻辑电路13分别接收频率信号CK250和频率信号CK500，并分别对应输出第二周期的频率信号LP_CTSCK250和第三周期的频率信号LP_CTSCK500至一以太网络物理层收发器 14(ethernet physical layer transceiver 14,EPHY TX 14)。在本发明第一实施例中，以太网络物理层收发器14所接收的频率信号LP_CTSCK250和LP_CTSCK500同步于参考频率信号REF100IN。
[0015]在本发明第一实施例中，第二锁相回路装置12依据参考频率信号REF100IN产生/输出第二周期的一频率信号TPLCK250和第三周期的一频率信号TPLCK500至串行解串器装置10中的各个线道(lane)。在本发明第一实施例中，频率信号TPLCK500被输出至串行解串器装置10中的各线道(lane)时的频率同步于参考频率信号REF100IN。
[0016]在本发明第一实施例中，前述第一、第二或第三周期的时间长度并不限定于此，本领域具有通常知识者能够理解前述第一、第二或第三周期的时间长度可依照串行解串器装置10的第一锁相回路装置11和第二锁相回路装置12的实际频率需求而改变。
[0017]图2是依据本发明第一实施例说明串行解串器装置10中各个频率信号的频率图。如图2所示，在本发明第一实施例中，第三周期的频率信号LP_CTSCK500和频率信号TPLCK500皆已同步于参考频率信号REF100IN。此时，串行解串器装置10再透过一旗标电路保证第一锁相回路装置11对应的第二周期的频率信号LP_CTSCK250和第二锁相回路装置12对应的第二周期的频率信号TPLCK250彼此都能够同步于参考频率信号REF100IN。最后，当第一锁相回路装置11对应的第二周期的频率信号LP_CTSCK250能同步于参考频率信号REF100IN的时，第一锁相回路装置11就能够使用频率信号1^_0^0(250的上升沿正确传送数据传输信号至以太网络物理层收发器14;且当第二锁相回路装置12对应的频率信号TPLCK250能同步于参考频率信号REF100IN的时，第二锁相回路装置12就能够使用频率信号TPLCK250的下降沿正确接收来自以太网络物理层收发器14的数据传输信号。因此，在本发明第一实施例中，如何设计前述旗标电路以保证频率信号LP_CTSCK250和频率信号TPLCK250彼此都能够同步于参考频率信号REF100IN成为急需克服的一议题。
[0018]图3是依据本发明的一第二实施例实现一旗标电路30的一电路图。在本发明第二实施例中，旗标电路30实现本发明第一实施例所提前述旗标电路，以保证频率信号LP_CTSCK250和频率信号TPLCK250彼此都能够同步于参考频率信号REF100IN。
[0019]为了方便叙述，在本发明第二实施例所示旗标电路30的中，第一实施例所述的参考频率信号REF100IN是以第一周期的一第一频率信号MlOO(或是T100)表示，第一实施例所述的频率信号LP_CTSCK250是以第二周期的一第二频率信号M250表示，第一实施例所述的频率信号LP_CTSCK500是以第三周期的一第三频率信号M500表示，第一实施例所述的频率信号TPL