一种抗单粒子加固电路单元布局布线方法
【技术领域】
[0001]本发明涉及一种单元版图布局布线方法，尤其涉及一种抗单粒子加固电路单元布局布线方法，属于抗辐照设计技术领域。
【背景技术】
[0002]高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬变、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。
[0003]随着集成电路制造工艺的特征尺寸进一步缩小，器件尺寸的减小伴随着节点电容的降低，电路发生单粒子翻转(即从O变为I或I变为O)所需要的临界电荷变得极低。对于65纳米工艺，电路翻转的临界电荷Qcrit〈20fC，相当于翻转的阈值LET低于IMeV.cm2/mg。如此低的翻转阈值使得低LET的粒子甚至质子、中子都能够轻易造成电路翻转，单粒子效应对电路的影响更加凸显。特别是，器件翻转的临界电荷降低，伴随着器件间距的缩小，最直接的影响就是单粒子多节点/多位/多单元翻转(MNU/MBU/MCU)极易发生。对于纳米级集成电路，单个粒子造成多个相邻节点同时翻转的几率大增，电荷共享和寄生双极效应使多节点翻转问题变得更加严重。
[0004]根据单粒子效应的敏感性分析，非加固锁存器单元电路，其数据、时钟、复位信号和置位信号都是单粒子敏感信号，存储体内部的节点也对单粒子十分敏感，每逻辑功能电路中存在多个敏感节点，抗多节点/多位/多单元单粒子翻转需要将这些众多敏感节点物理分离。在对这些敏感电路采用时间滤波、空间冗余等多种抗单粒子加固方法进行抗单粒子加固的同时，还需考虑电路中敏感节点的物理分离，使得抗单粒子加固单元电路的版图设计异常复杂。以时序单元为例，单个单元的晶体管数已经达到近200个，并且在版图布局阶段还要遵循抗单粒子多节点翻转的加固准则，并且单元的布线层已达到三层以上，使得电路设计难度、复杂度进一步加大，传统的全定制版图设计方法已经不能满足抗单粒子加固电路的设计需求。
【发明内容】
[0005]本发明的技术解决问题是:克服现有技术的不足，提供一种抗单粒子加固电路单元布局布线方法，解决了复杂抗单粒子加固单元电路版图实现困难的问题，提高了电路版图的设计效率和可靠性。
[0006]本发明的解决方案是:
[0007]—种抗单粒子加固电路单元布局布线方法，包括如下步骤:
[0008](I)原理图模块化:根据抗单粒子加固电路中敏感节点的分离要求，将抗单粒子加固电路原理图进行模块化，即拆分成若干具有输入输出端口的模块，模块间的连线关系与被拆分电路保持一致；
[0009](2)原理图模块化拆分一致性检查:将步骤(I)实现的模块化原理图与被拆分的进行单粒子加固电路进行原理图一致性检查，若检查结果不一致，则重新核对并修改模块化原理图，直至通过检查；
[0010](3)对步骤(2)中模块化的原理图，进行版图设计；
[0011](4)模块版图检查:对步骤(3)实现的每个模块版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块版图设计，直至通过检查；
[0012](5)模块版图布局:根据抗单粒子加固电路中敏感节点的分离要求，对步骤(4)所获得的通过检查的模块版图进行布局，敏感模块间的分离距离大于特定间距L，获得完成敏感节点分离的布局版图；
[0013](6)模块版图布线:根据(5)步骤所获得的完成敏感节点分离的布局版图和步骤(2)中获得的通过检查的各模块的连线关系，进行模块间的布线，完成布局布线的模块化版图；
[0014](7)模块化布局布线检查:对步骤(6)形成的完成布局布线的模块化版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块布线设计，直至通过检查，完成抗单粒子加固电路单元的布局布线。
[0015]L取决于特定制造工艺下单个粒子能在电路中造成影响的物理尺寸D，L大于或等于D。
[0016]进行模块版图布线过程中，所述的布线方式可采取手动布线，也可采取基于模块化版图的自动布线。
[0017]步骤(I)所述原理图模块化的具体实现方式如下:
[0018](a)按照敏感节点的分布，将整体电路拆分成大于或者等于敏感节点个数的模块，每个模块仅能包含一个敏感节点；
[0019](b)划分隔离模块，所述隔离模块为未包含敏感节点的模块，隔离模块用于在模块版图布局时填充至包含敏感节点的模块中间，可实现抗单粒子加固电路中敏感节点的有效分离；
[0020](C)根据各模块中的电路，整理用于保证连接关系的管脚；
[0021](d)按照电路的级连关系，定义管脚输入输出属性，通过管脚连接，实现互连的原理图模块化。
[0022]本发明与现有技术相比的优点在于:
[0023](I)本发明相对于传统的全定制单元电路设计方法，打破了传统的全定制单元电路设计方法，按照不同功能模块以及敏感节点的分布，将抗单粒子加固单元电路拆分为多个具有输入输出端口的模块，将这些原理图模块的重新互连，生成模块化抗单粒子加固电路，并对各个原理图模块分别进行版图设计，形成抗单粒子加固电路的底层版图单元库，只需直接调用底层版图单元库中的版图单元，即可实现晶体管的精确版图定位，完成每敏感节点分离的版图布局，解决了复杂抗单粒子加固单元电路版图实现困难的问题，提高了电路版图的设计效率和可靠性。
[0024](2)本发明采用了模块化的版图设计流程，原电路中各个敏感节点分布到各个底层模块版图中，可在对各个底层模块版图布局的过程中将这些容易受到单粒子影响的底层模块版图间隔一定的距离L，使各个模块中的敏感节点间距满足抗单粒子加固要求，增强了电路抗辐射加固的效果，进一步提高了整体电路的抗单粒子效应的能力。
[0025](3)本发明的单元的连线可以按照模块化抗单粒子加固电路的连接关系对布局后的版图进行自动布线，更适用于具有复杂连线特点的单元设计，布线后即可完成抗单粒子加固电路的版图设计，极大提升了抗辐射加固电路的设计效率。
【附图说明】
[0026]图1为本发明抗单粒子加固电路单元布局布线方法流程图；
[0027]图2为本发明实施例中抗单粒子锁存器单元电路示意图；
[0028]图3为本发明实施例中模块化抗单粒子锁存器单元电路原理图；
[0029]图4为本发明实施例中抗单粒子敏感节点间距示意图；
[0030]图5为本发明实施例中抗单粒子加固锁存器单元版图布局示意图。
【具体实施方式】
[0031]下面结合附图对本发明的工作过程作进一步解释。
[0032]如图1所示，一种抗单粒子加固电路单元布局布线方法，包括如下步骤:
[0033](I)原理图模块化:根据抗单粒子加固电路中敏感节点的分离要求，将抗单粒子加固电路原理图进行模块化，即拆分成若干具有输入输出端口的模块，模块间的连线关系与被拆分电路保持一致；
[0034]原理图模块化的具体实现方式如下:
[0035](a)按照敏感节点的分布，将整体电路拆分成大于或者等于敏感节点个数的模块，每个模块仅能包含一个敏感节点；
[0036](b)划分隔离模块，所述隔离模块为未包含敏感节点的模块，隔离模块用于在模块版图布局时填充至包含敏感节点的模块中间，可实现抗单粒子加固电路中敏感节点的有效分离；
[0037](C)根据各模块中的电路，整理用于保证连接关系的管脚；
[0038](d)按照电路的级连关系，定义管脚输入输出属性，通过管脚连接，实现互连的原理图模块化。
[0039](2)原理图模块化拆分一致性检查:将步骤(I)实现的模块化原理图与被拆分的进行单粒子加固电路进行原理图一致性检查，若检查结果不一致，则重新核对并修改模块化原理图，直至通过检查；
[0040](3)对步骤(2)中模块化的原理图，进行版图设计；
[0041](4)对步骤(3)实现的每个模块版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块版图设计，直至通过检查；
[0042](5)模块版图布局:根据抗单粒子加固电路中敏感节点的分离要求，对步骤(4)所获得的通过检查的模块版图进行布局，敏感模块间的分离距离大于特定间距L，获得完成敏感节点分离的布局版图；其中L取决于特定制造工艺下单个粒子能在电路中造成影响的物理尺寸D，L大于或等于D。
[0043]进行模块版图布线过程中，所述的布线方式可采取手动布线，也可采取基于模块化版图的自动布线。
[0044](6)模块版图布线:根据(5)步骤所获得的完成敏感节点分离的布局版图和步骤(2)中获得的通过检查的各模块的连线关系，进行模块间的布线，完成布局布线的模块化版图；
[0045](7)模块化布局布线检查:对步骤(6)形成的完成布局布线的模块化版图进行设计规则检查和版图原理图一致性检查，若未通过检查，则需要核对并修改模块布线设计，直至通过检查，完成抗单粒子加固电路单元的布局布线。
[0046]下面以图2抗单粒子加固锁存器电路为例，说明本发明的具体实施过程。
[0047]如图2所示，一种抗单粒子加固锁存器电路。首先，按照抗单粒子加固技术的设计要求，图2中PMOS管51漏端ENN2、PM0S管53漏端ENN1、PM0S管29漏端S1、PM0S管32漏端S2、PMOS管35漏端S3、PM0S管38漏端S4均为单粒子敏感节点。按照以上敏感节点的分布，将图2抗单粒子加固锁存器电路拆分为8个模块:
[0048]将Buffer电路和PMOS管45、NM0S管46、PM0S管51、NM0S管52组成的冗余单元拆分为E_A模块211;
[0049]将PMOS 管 47、PM0S 管 48、NM0S 管 49、NM0S 管 49、PM0S 管 53、匪 OS 管 54 拆分为 E_B 模块212；
[0050]将PMOS 管 21、NM0S 管 30 划分为 Dl I 模块 213;
[0051 ] 同时为了减少拆分模块的次数，将PMOS管21、PMOS管22、NMOS管23、NMOS管24、PMOS管31、?]?05管32、匪05管33、匪05管34共同拆