存储设备、非易失性存储器以及操作其的方法
【专利说明】存储设备、非易失性存储器以及操作其的方法
[0001]相关专利申请的交叉引用
[0002]本申请主张于2014年12月22日提交的韩国专利申请10-2014-0186298的优先权，通过参照将其主题合并于此。
技术领域
[0003]本发明构思通常涉及非易失性存储设备、包括至少一个非易失性存储设备的存储设备或存储系统以及操作其的方法。更具体地说，本发明构思涉及在改善数据可靠性的地址可能问题的存储系统中操作非易失性存储设备的方法。
【背景技术】
[0004]非易失性存储设备已经成为诸如那些在计算机、智能电话以及其它便携、个人电子设备中典型使用的现代存储系统中的重要和基本的组件。非易失性存储设备包括例如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、诸如快闪存储器的电可擦除可编程ROM(EEPROM)、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻性RAM(RRAM)以及铁电RAM(FRAM)0
[0005]针对现代非易失性存储设备的设计、制造和操作目标以存储单元集成度非常高、操作速度快、电流消耗小以及生产成本低为特点。遗憾的是，随着单个存储单元的物理尺寸和存储单元阵列中相邻和邻近存储存储单元之间的物理间隔被减小以满足这些设计目标，所存储数据的可靠性会受到破坏。
【发明内容】
[0006]根据本发明构思的实施例，操作存储设备的方法，存储设备包括存储控制器和包括存储块的非易失性存储器，所述方法包括:当针对存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，并且当针对存储块的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，计数针对存储块的快周期数；以及响应于针对存储块的被计数的快周期数，选择要被擦除操作擦除的存储块或者选择要被编写操作编写的存储块的存储单元。
[0007]根据本发明构思的另一实施例，操作包存储设备的方法，存储设备包括存储控制器和包括存储块的非易失性存储器，所述方法包括:当针对每个存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，并且当针对存储块的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，分别计数针对多个存储块的每一个的快周期数；基于针对多个存储块的每一个的快周期计数以及指向多个存储块的每一个的擦除操作数，计算针对多个存储块的每一个的磨损指数；以及响应于针对所选择存储块的快周期计数，从要被擦除操作擦除的多个存储块当中选择存储块，或者选择要被编写操作编写的存储块的存储单元。
[0008]根据本发明构思的另一实施例，操作具有被划分为存储块的存储单元阵列的非易失性存储设备的方法包括:当指向每个存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，并且当指向每个存储块的两个连续擦除操作小于最小擦除间隔时，计数针对存储块的每一个的快周期数；以及响应于针对存储块的快周期计数，从要被擦除操作擦除的存储块当中选择存储块，或选择要被编写操作编写的存储块的存储单元。
【附图说明】
[0009]参照附图考虑其某些实施例，本发明构思的以上和其它特点将变得更加显然，其中:
[0010]图1是示出根据本发明构思实施例的存储设备的框图；
[0011]图2是总结根据本发明构思实施例的存储设备的操作顺序的流程图；
[0012]图3是进一步示出图3的非易失性存储器110的框图；
[0013]图4是示出根据本发明实施例的存储块的部分电路图；
[0014]图5是示出与存储块相关地运行的一系列编写和擦除操作的构思图；
[0015]图6是进一步示出关于图5所描述的快周期现象的一个实例的构思图；
[0016]图7是总结根据本发明构思实施例的用于计数快周期的过程的一种方法的流程图；
[0017]图8是总结根据本发明构思实施例的用于管理针对所选择存储块的快周期的过程的一种方法的流程图；
[0018]图9是总结根据本发明构思实施例的用于计算针对擦除操作的时间间隔的过程的一种方法的流程图；
[0019]图10是列出根据本发明构思实施例的针对存储块的擦除操作和快周期的计数率以及擦除时间戳和磨损指数的表格；
[0020]图11和12是分别以各种方法总结根据本发明构思实施例的用于选择要被擦除(或者，要被编写)的存储块的过程的各个流程图；
[0021]图13是以一种方法总结根据本发明构思实施例的基于快周期数调度指向存储块的擦除操作或编写操作的过程的流程图；
[0022]图14是进一步示出根据本发明构思实施例的存储控制器120的框图。
【具体实施方式】
[0023]现在将参照附图更详细地描述本发明构思的某些实施例。然而，可以以不同形式实例化本发明构思并且不应当将其理解为局限于这里所阐述的实施例。更确切地，提供这些实施例以便本公开将是彻底和完全的，并且将本发明构思的范围完全地传递给本领域技术人员。在整个所写的描述和附图中，可以使用相似的参考编号和标签表示相似或类似的元件。
[0024]也将理解到，当将层称为在另一层或衬底之上时，它能够直接在另一层或衬底之上，或者也可以存在中间层。反之，当将元件称为直接在另一元件之上时，不存在中间元件。
[0025]在描述本发明构思的上下文中，特别是，在以下权利要求书的上下文中，应当将术语“一个”和“所述”以及类似的指代理解为涵盖单数和复数两者，除非在这里相反地指示或者与上下文明显矛盾。将术语“包含”、“含有”、“包括”理解为开放的术语(即，“包括但不限于”)，除非有相反的注释。
[0026]除非否定定义，这里所使用的所有技术和科学术语具有与本发明构思所属技术领域的普通技术人员所共同理解相同的含义。注意到这里所提供的任何和所有实例或示例术语的使用仅仅意图更好地阐明本发明构思，而不是限制本发明构思的范围，除非有相反的规定。进一步，除非被相反地定义，不可以过度解释在通用词典中所定义的所有术语。
[0027]在以下描述中，在本发明构思的各种实施例的上下文中所使用的术语“擦除操作时间”和“编写操作时间”分别意味着擦除操作和编写操作完成的时间点。
[0028]图1是示出根据本发明构思实施例的存储设备100的框图。参照图1，存储设备100包含非易失性存储器110、存储控制器120以及存储器130。存储器130可以包括诸如动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、相变RAM(PRAM)和铁电RAM(FRAM)的至少一种随机存取存储器(RAM)。
[0029]非易失性存储器110可以在存储控制器120的控制下执行读、编写(或写)和擦除操作，其中，配置非易失性存储器110和存储控制器120以各种形式传递第一数据DATA1。例如，在编写操作期间，非易失性存储器110将从存储控制器120中随着相应的第一命令CMDl和第一地址ADDRl—起接收第一数据DATAl，并且存储第一数据DATAl。在读操作期间，响应于第一命令CMDl和第一地址ADDRl，非易失性存储器110将提取并且提供第一数据DATAl给存储控制器120。
[0030]在一个或多个读、编写和/或擦除操作期间，非易失性存储器110和存储控制器120可以传递一个或多个控制信号CTRL。例如，存储控制器120可以向非易失性存储器110提供至少一个控制信号，诸如芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、读使能信号/RE、写使能信号/WE、写保护信号/WP以及数据选通信号DQS。芯片使能信号/CE可以是在构成非易失性存储器110的多个半导体存储芯片之间进行选择的芯片选择信号。命令锁存使能信号CLE指示从存储控制器120接收的信号是第一命令CMD1。地址锁存使能信号CLE指示从存储控制器120接收的信号是第一地址ADDR1。从存储控制器120接收读使能信号/RE并且在读操作期间定期地切换(toggle)以控制数据读出定时。写使能信号/WE可以是当将命令或地址从存储控制器120传递到非易失性存储器110时从存储控制器120接收的使能信号。写保护信号/WP指示当非易失性存储器110的供电电压中断时，将保护非易失性存储器110避免被无意地编写或擦除。将数据选通信号DQS从存储控制器120传递到非易失性存储器110，并且在针对非易失性存储器110的写操作期间定期地切换以控制数据写定时。
[0031]此外，非易失性存储器110可以将准备好/忙信号R/nB传递给存储控制器120，其中，准备好/忙信号R/nB指示非易失性存储器110在读、写或擦除操作执行期间处于忙状态。当存储控制器120定期地切换读使能信号/RE以读取非易失性存储器110时，非易失性存储器110也可以将数据选通信号DQS传递给存储控制器120以指示读出定时。
[0032]如图1中所示，经由连接存储控制器120和非易失性存储器110的第一通道CHl(或输入/输出通道)可以传递第一数据DATAl、第一地址ADDRl和第一命令CMDI，而经由独立连接存储控制器120和非易失性存储器110的第二通道CH2(或控制通道)可以传递控制信号CTRL0
[0033]可以配置非易失性存储器110包括快闪存储器、相变RAM(PRAM)、磁RAM(MRAM)、电阻性RAM( RRAM)和铁电RAM( FRAM)的一个或多个。
[0034]配置存储控制器120控制与第一数据DATAl、控制信号CTRL、第一命令CMDl和/或第一地址ADDRl的一个或多个相关的非易失性存储器110的操作。这里，响应于来自主机设备(图1中未示出)的请求，存储控制器120可以控制非易失性存储器110的操作。因此，存储控制器120可以与主机设备交换数据、命令和/或地址。例如，存储控制器120可以使用第一单位(例如，时间单位或数据单位)按照第一数据通信格式或协议将第一数据(以及第一命令和第一地址)传递给非易失性存储器110，而使用不同于第一单位的第二单位按照第二数据通信格式或协议将第二数据(以及第二命令和第二地址)传递给主机设备。
[0035]存储控制器120可以使用存储器130作为缓冲存储器、高速缓存存储器或工作存储器。例如，在编写操作期间，存储控制器120可以从主机设备接收第二数据，将所接收的第二数据存储在存储器130中，然后将存储在存储器130中的第二数据像第一数据DATAl—样写到非易失性存储器110。在读操作期间，存储控制器120可以从存储器130读取第一数据DATAl，将所读取的第一数据DATAl存储到存储器130中，然后将第一数据DATAl像第二数据一样输出到主机。
[0036]存储控制器120可以将控制非易失性存储器110的编写代码和/或相关数据存储到存储器130中。例如，存储控制器120可以将被用于控制非易失性存储器110的代码和数据从非易失性存储器110装载到存储器130，随后运行存储在存储器130中的代码和数据。
[0037]在图1中所示的实施例中，存储控制器120包括时间计算器128。可以使用时间计算器128计算存储设备100的“本地时间”和/或与在功能上并入存储设备100的主机设备的操作相关联的“全局时间”。因此，本地时间是在存储设备100内部被定义和使用的“时间”。例如，在给存储设备100提供工作电源时，可以使用时间计