半导体存储设备的制作方法

本申请基于在2014年03月12日递交的美国临时申请No.61/951,929，并要求其的优先权，通过引用将上述美国临时申请公开的全部内容并入本文。

技术领域

本文描述的实施例一般涉及半导体存储设备。

背景技术：

已知作为一种阻变型存储器的磁性随机存取存储器(MRAM)。MRAM的写入方法包括磁场写入方法和自旋转移写入方法(spin transfer writing method)。这些方法中，自旋转移方法有利于提高集成密度、降低功耗并增强能力，因为该方法具有随着磁体的尺寸变小磁化反转所必要的自旋转移电流降低的特性。

自旋转移写入方式的MTJ(磁性隧道结)元件具有由两个铁磁层和其间置入的非磁性阻挡层(绝缘薄膜)组成的多层结构，并且通过由自旋极化隧道效应引起的磁阻的变化来存储数字数据。根据两个铁磁层的磁化取向，MTJ元件可以是低阻状态和高阻状态。当两个铁磁层的磁化取向(自旋方向)处于并行状态(P(并行)状态)时，MTJ元件处于低阻状态。当两个铁磁层的磁化取向处于反并行状态(AP(反并行)状态)时，MTJ元件处于高阻状态。

附图说明

图1是示出根据实施例的半导体存储设备的结构的框图。

图2是示出根据实施例的存储器单元的写入操作的图。

图3是示出根据实施例的读出放大器和存储器单元阵列的结构的框图。

图4是示出根据实施例的读出放大器的结构的电路。

图5是示出根据实施例的读出放大器的结构的电路。

图6是示出根据实施例的读出放大器的结构的电路。

图7是示出实施例中在存储器单元中流动的单元电流和在参考电路中流动的参考电流之间的关系的曲线图。

图8是示出根据实施例的半导体存储设备的读出操作的时序图。

具体实施方式

一般情况下，根据一个实施例，半导体存储设备包括：被配置为能够存储数据的第一半导体存储区域、被配置为能够存储数据的第二半导体存储区域、参考电路、以及被配置为感测存储在第一半导体存储区域和第二半导体存储区域中的数据的读出放大器。半导体存储设备还包括：被配置为控制读出放大器的控制电路、以及被配置为存储与第一操作模式相关的第一感测信息和与第二操作模式相关的第二感测信息的存储模块，并且该存储模块被配置为当接收选择第一操作模式的第一操作模式选择信号时为控制电路提供第一感测信息，或当接收选择第二操作模式的第二操作模式选择信号时为控制电路提供第二感测信息。在第一操作模式中通过使用参考电路感测第一半导体存储区域或第二半导体存储区域中存储的数据。在第二操作模式中通过使用第二半导体存储区域感测第一半导体存储区域中存储的数据。控制电路被配置为当接收到第一操作模式选择信号和第一感测信息为读出放大器提供第一控制信号，并且当接收到第二操作模式选择信号和第二感测信息时为读出放大器提供第二控制信号。读出放大器被配置为当接收第一操作模式选择信号和第一控制信号时读出放大器电连接参考电路和第一半导体存储区域或第二半导体存储区域，并且通过使用参考电路执行感测在第一半导体存储区域或第二半导体存储区域中存储的数据的感测操作。读出放大器被配置为当接收第二操作模式选择信号和第二控制信号时读出放大器电连接第一半导体存储区域和第二半导体存储区域，并且通过使用第二半导体存储区域执行感测在第一半导体存储区域中存储的数据的感测操作。

下文将参照附图描述已构造的实施例。在下面的说明中，通过相同附图标记表示具有基本相同功能和结构的结构元件，并且仅在必要时给出重叠说明。构成附图标记的数字之后的“字母”或“连字符&数字”，以及构成附图标记的符号之后的“数字”或“连字符&数字”，被用来区分由包括相同数字的附图标记所指示并具有相同结构的元件。当没有必要区分由包括相同数字的附图标记所指示的元件时，这些元件通过仅包括数字或符号的附图标记指示。例如，当没有必要区分具有附图标记1a和1b的元件时，这些元件综合地通过附图标记1来指示。此外，例如，当没有必要区分具有附图标记WL1和WL2的元件时，这些元件综合地通过附图标记WL来指示。

应当指出，附图是示意性的，并且厚度和平面尺寸之间的关系、层间厚度的比率等与实际不同。因此，应当考虑以下说明来判断具体的厚度和尺寸。不用说，附图包括具有相互不同关系或尺寸比例的部分。此外，下文将描述的实施例通过示例的方式示出了用于体现实施例的技术概念的设备或方法，并且实施例的技术概念不将结构部件的材料、形状、结构、布置等具体限制到下文所描述的那样。实施例的技术概念可以在权利要求的范围内进行各种变化。

(实施例)

<根据实施例的半导体存储设备的结构>

首先，参照图1，其示意性地描述了根据实施例的半导体存储设备的基本结构。图1是示出根据实施例的半导体存储设备的结构的框图。

根据实施例的半导体存储设备1包括存储器单元阵列(也简称为“单元阵列”)11、主读出放大器12、行解码器13、DQ电路14、控制器15、地址指令电路16、寄存器17、以及内部电压发生器18。

存储器单元阵列11是MRAM，其中多个存储器单元MC以矩阵形式二维布置。每个存储器单元MC包括MTJ 22(未示出)和单元晶体管23(未示出)。MTJ元件22是磁隧道结元件，其通过电阻状态的变化来存储数据，并且可以通过电流重写数据。单元晶体管23与MTJ元件22相关联地设置，并且该单元晶体管23被配置为当使得电流在相关联的MTJ元件22中流动时使该单元晶体管23为有益的。

多个字线WL以行方向布置，多个位线BL以列方向布置，使得字线WL和位线BL彼此交叉。两个相邻位线BL构成一对，并且存储器单元MC被设置为与字线WL和位线对(本实施例中，为方便起见，称为位线BL和源线SL)之间的交叉点相关联。每个存储器单元MC的MTJ元件22和单元晶体管23在位线对之间(例如BL和SL之间)串联连接。此外，单元晶体管23的栅极被连接到字线WL。

读出放大器12以存储器单元阵列11的位线方向而放置，并且基于外部控制信号通过指令地址信号CAi来识别指令或地址，并且控制位线BL和源线SL。

另外，读出放大器12被连接到位线BL，并且通过感测被连接到所选择的字线WL的存储器单元MC中流动的电流，读出在存储器单元中存储的数据。另外，通过使电流在被连接到所选择的字线WL的存储器单元MC中流动，读出放大器12写入数据。

此外，当读出放大器12接收双/单选择信号时，读出放大器12使存储器单元阵列11以单单元模式或双单元模式操作。顺便提及，单单元模式和双单元模式将在后面予以说明。

读出放大器12和外部输入/输出端子DQ之间的数据的发送/接收经由DQ电路14执行。

行解码器13以存储器单元阵列11的字线方向而放置在两侧的每侧上，并解码已从地址指令电路16提供的指令地址信号CAi的地址。

此外，行解码器13以存储器单元阵列11的字线方向而放置在两侧并且被连接到字线，并且该行解码器13被配置为在数据读出或数据写入时对所选择的字线WL施加电压。更具体地，行解码器13被配置为能够根据解码的行地址对所选择的字线WL施加电压。

例如芯片选择信号CS、时钟信号CK和时钟使能信号CKE的各种外部控制信号被输入到控制器15。控制器15控制地址指令电路16，并且在地址和指令之间进行区分。另外，控制器15包括定时控制器15a。

定时控制器15a基于从寄存器17接收的双/单选择信号和信息(后面将要描述的感测时间段(sense period)和读出延时(read latency))来控制例如被供给到主读出放大器12的信号REN、信号SEN1、信号SEN2和信号RLEN。

指令地址信号Cai被输入到地址指令电路16。地址指令电路16将指令地址信号Cai传递到行解码器13和主读出放大器12。

寄存器17是用于存储在半导体存储设备的操作中使用的各种设定的存储区域。在本实施例中，寄存器17存储：以单单元模式操作存储器单元阵列11的情况下针对感测所需要的感测时间段SDT1、以双单元模式操作存储器单元阵列11的情况下针对感测所需要的感测时间段SDT2(SDT2<SDT1)、以单单元模式操作存储器单元阵列11的情况下的读出延时RL1、以及以双单元模式操作存储器单元阵列11的情况下的读出延时RL2(RL2<RL1)。另外，当寄存器17接收双/单选择信号时，寄存器17将感测时间段和读出延时提供到定时控制器15a。

为了产生在半导体存储设备1中操作所必要的内部电压(例如，由电源电压提高的电压)，提供内部电压发生器18。该内部电压发生器18也由控制器15控制，并且执行升压操作以及生成必要的电压。

<存储器单元MC的写入操作>

接着，参照图2，其示意性地描述了根据本实施例的存储器单元MC的写入操作。图2是示出根据本实施例的存储器单元MC的写入操作的图。

如图2所示，根据本实施例的存储器单元MC的MTJ元件22的一端被连接到位线BL，并且MTJ元件22的另一端被连接到单元晶体管23的电流路径的一端。单元晶体管23的电流路径的另一端被连接到源线SL。利用TMR(隧道磁阻)效应的MTJ元件22具有由两个铁磁层F、P和其间置入的非磁性层(隧道绝缘膜)B组成的多层结构，并且通过自旋极化隧道效应引起的磁阻的变化来存储数字数据。根据两个铁磁层F、P的磁化取向，MTJ元件22可以处于低阻状态和高阻状态。例如，如果低阻状态被限定为数据“0”，而高阻状态被限定为数据“1”，则可将1位数据存储在MTJ元件22中。不用说，低阻状态可被限定为数据“1”，而高阻状态可被限定为数据“0”。

例如，MTJ元件22被配置为使得固定层(引脚层)P、隧道势垒层B和记录层(自由层)F被依次堆叠。引脚层P和自由层F由铁磁材料形成，隧道势垒层B由绝缘膜(例如Al₂O₃、MgO)形成。引脚层P是具有固定磁化方向的层。自由层F具有可变磁化方向，并且由磁化方向来存储数据。

如果写入时电流以箭头A1的方向流动，则自由层F的磁化方向相对于引脚层P的磁化方向而被设定为反并行状态(AP状态)，并且高阻状态(数据“1”)被设定。如果写入时电流以箭头A2的方向流动，则引脚层P和自由层F的磁化方向被设定为并行状态(P状态)，并且低阻状态(数据“0”)被设定。通过这种方式，在MTJ元件中，可以根据电流的流动方向写入不同数据。

<根据本实施例的单元阵列和主读出放大器的结构>

接着，参照图3，其示意性地描述了根据实施例的单元阵列和主读出放大器的布图。

如图3所示，主读出放大器12包括多个读出放大器12-1。第一开关12-2经由全局位线GBL_t被连接到每个读出放大器12-1，并且第二开关12-3经由全局位线GBL_s被连接到每个读出放大器12-1。另外，第一复用器12-4和第二复用器12-5被连接到第一开关12-2。此外，第二复用器12-5和参考电路12-6被连接到第二开关12-3。

存储器单元阵列11包括多个第一子单元阵列11-1和第二子单元阵列11-2。多个第一子单元阵列11-1分别被连接到第一复用器12-4。此外，多个第二子单元阵列11-2分别被连接到第二复用器12-5。

当读出放大器12从控制器15接收双/单选择信号时，第一开关12-2和第二开关12-3控制感测放大器12-1与第一子单元阵列11-1、第二子单元阵列11-2和参考电路12-6之间的连接。

具体地，当基于双/单选择信号选择“双单元模式”时，第一子单元阵列11-1经由第一复用器12-4和第一开关12-2被连接到读出放大器12-1，并且第二子单元阵列11-2经由第二复用器12-5和第二开关12-3被连接到读出放大器12-1。

双单元模式是通过使用子单元阵列代替参考电路12-6来执行数据感测的操作模式。在双单元模式中，互补数据分别被存储在子单元阵列11-1和子单元阵列11-2中。更具体地，当“1”数据被存储在子单元阵列11-1的预定地址处时，“0”数据(“1”的互补数据)被存储在对应于该预定地址的子单元阵列11-2的地址处。读出放大器12-1通过感测子单元阵列11-1和子单元阵列11-2的互补数据来确定“0”数据或“1”数据。

此外，当基于双/单选择信号选择“单单元模式”(下文将描述)时，第一子单元阵列11-1经由复用器12-4和第一开关12-2被连接到第一读出放大器12-1，并且参考电路12-6经由第二开关12-3被连接到读出放大器12-1。此外，当基于双/单选择信号选择“其它单单元模式”时，第二子单元阵列11-2经由第二复用器12-5和第一开关12-2被连接到读出放大器12-1，并且参考电路12-6经由第二开关12-3被连接到读出放大器12-1。

读出放大器12-1基于从定时控制器15a提供的信号而进行操作。

<根据实施例的单元阵列和读出放大器的连接示例1>

接着，参照图4，其描述了在对半导体存储设备1施加双单元模式的情况下单元阵列和读出放大器的连接示例，在该双单元模式中通过使用单元阵列代替参考电路来执行数据感测。

如图4所示，读出放大器12-1包括NMOS晶体管M1至M3、M7、M8至M10、和M14，以及PMOS晶体管M4至M6、和M11至M13。

此外，NMOS晶体管M1具有输入信号REN的栅电极，具有一端经由开关12-2和复用器12-4(未示出)被连接到子单元阵列11-1而另一端被连接到节点N1的电流路径。

NMOS晶体管M2具有输入信号SEN2的栅电极，并且具有一端被连接到接地电位VSS而另一端被连接到节点N1的电流路径。

此外，NMOS晶体管M3具有被连接到节点N2的栅电极，以及具有一端被连接到节点N1而另一端被连接到节点N3的电流路径。

另外，PMOS晶体管M4具有被连接到节点N2的栅电极，以及具有一端被连接到节点N3而另一端输入电源电压VDD的电流路径。

PMOS晶体管M5具有输入信号SEN1的栅电极，并且具有一端被连接到节点N3而另一端输入电源电压VDD的电流路径。

PMOS晶体管M6具有输入信号RLENb的栅电极，并且具有一端被连接到节点N3的电流路径。

NMOS晶体管M7具有输入信号RLEN的栅电极，并且具有一端被连接到节点N3的电流路径。

此外，NMOS晶体管M8具有输入信号REN的栅电极，并且具有一端经由开关12-3和复用器12-5(未示出)被连接到子单元阵列11-2而另一端被连接到节点N4的电流路径。

NMOS晶体管M9具有输入信号SEN2的栅电极，并且具有一端被连接到接地电位VSS而另一端被连接到节点N4的电流路径。

此外，NMOS晶体管M10具有被连接到节点N2的栅电极，和一端被连接到节点N4而另一端被连接到节点N2的电流路径。

另外，PMOS晶体管M11具有被连接到节点N3的栅电极，和一端被连接到节点N2而另一端输入电源电压VDD的电流路径。

PMOS晶体管M12具有输入信号SEN1的栅电极，并且具有一端被连接到节点N2而另一端输入电源电压VDD的电流路径。

PMOS晶体管M13具有输入信号RLENb的栅电极，并且具有一端被连接到节点N2的电流路径。

NMOS晶体管M14具有输入信号RLEN的栅电极，并且具有一端被连接到节点N2的电流路径。

<根据实施例的单元阵列和读出放大器的连接示例2>

接着，参照图5和图6，其描述了对半导体存储设备1施加单单元模式的情况下的单元阵列和读出放大器的连接示例，在该单单元模式中通过使用参考电路来执行数据感测。顺便提及，由于读出放大器12-1的基本结构与参考图4所描述的相同，仅描述不同于图4所示的部分。

如图5所示，在单单元模式中，信号REN被输入到NMOS晶体管M8的栅电极，而该NMOS晶体管M8的电流路径的一端经由开关12-3(未示出)被连接到参考电路12-6。

此外，如图6所示，在单单元模式中，信号REN被输入到NMOS晶体管M1的栅电极，而NMOS晶体管M1的电流路径的一端经由开关12-2和复用器12-5(未示出)被连接到子单元阵列11-2，而电流路径的另一端被连接到节点N1。

如上所述，在双单元模式中，通过使用两个子单元阵列(子单元阵列11-1和子单元阵列11-2)来存储一个子单元阵列的数据。然而，在单单元模式中，子单元阵列11-1和子单元阵列11-2的每个均可以用作存储容量。

<根据本实施例的双单元模式的感测速度和单单元模式的感测速度之间的比较>

接着，参照图7，其描述了双单元模式的感测速度和单单元模式的感测速度。顺便提及，单元电流I_p在处于并行状态(P状态)的低阻状态(数据“0”)的单元中流动，并且单元电流l_ap在处于反并行状态(AP状态)的高阻状态(数据“1”)的单元中流动。此外，参考电流I_ref在参考电路中流动。

首先，描述单单元模式时的感测。如图7所示，控制器15为行解码器13提供选择字线信号SWL。然后，在时刻Tc1，定时控制器15a将信号REN从“L(低)”电平提高到“H(高)”电平。在时刻Tc2，在存储器单元MC中流动的电流I_p、I_ap和参考电流I_ref开始变化。在时刻TC4，单元电流I_p(C3)和参考电流l_ref(C4)之间的电流差(C3-C4)变为可感测的电流差TH1。类似地，单元电流I_ap(C5)和参考电流I_ref之间的电流差(C4-C5))变成可感测的电流差TH1。简而言之，在单单元模式中，在时间TC4，存储器单元MC的数据变成可感测的。

接着，描述双单元模式时的感测。如图7所示，在时间Tc3(时刻Tc2<时刻Tc3<时刻TC4)，单元电流I_p(C1)和单元电流I_ap(C2)之间的电流差(C1-C2)变成可感测的电流差TH1。简而言之，在双单元模式中，存储器单元MC的数据感测比单单元模式更早变得可行。

顺便提及，在本实施例中，从当信号REN已从“L”电平升到“H”电平时到启用感测的时刻的时间段，被称为“感测时间段SDT”。在单单元模式中，感测时间段SDT1是时刻Tc4–时刻Tc1。在双单元模式中，感测时间段SDT2是时刻Tc3－时刻Tc1(SDT1>SDT2)。通过这种方式，在根据本实施例的半导体存储设备1中，双单元模式中的感测时间段比单单元模式中的感测时间段更短。

<根据实施例的半导体存储设备1的感测操作>

接着，参照图8，其描述了根据本实施例的半导体存储设备1的操作。在该实施例中，当寄存器17从外部接收双/单选择信号时，寄存器17为定时控制器15a提供感测时间段和读出延时。然后，基于从外部接收的双/单选择信号和从寄存器17接收的感测时间段和读出延时，定时控制器15a控制对读出放大器12-1提供的信号REN、信号SEN1、信号SEN2和信号RLEN。基于从外部接收的双/单选择信号和从定时控制器15a接收的信号REN、信号SEN1、信号SEN2和信号RLEN，主读出放大器12以单单元模式或者以双单元模式执行感测操作。

如图8所示，基于从外部接收的双/单选择信号和从寄存器17接收的感测时间段和读出延时，定时控制器15a以下述方式控制信号REN、信号SEN1、信号SEN2和信号RLEN。

[时刻T0]双单元模式/单单元模式

在时刻T0，地址指令电路16发出读出指令。此时，信号REN、信号SEN1、信号SEN2和信号RLEN处于“L”电平，而信号RLENb处于“H”电平。

[时刻T1]双单元模式/单单元模式

在时刻T1，定时控制器15a将信号REN从“L”电平提高到“H”电平。由此，读出放大器12-1启动子单元阵列11-1的感测。

[时刻T2]双单元模式

在双单元模式的情况下，在从时刻T1经过感测时间段SDT2后的时刻T2，定时控制器15a将信号SEN1从“L”电平提高到“H”电平。由此，读出放大器12-1完成对存储器单元阵列11的感测操作。顺便提及，当定时控制器15a确定提高信号SEN1的时间时，定时控制器15a使用已从寄存器17提供的感测时间段SDT。

[时刻T3]双单元模式

在双单元模式的情况下，在时刻T3，定时控制器15a将信号SEN2从“L”电平提高到“H”电平。顺便提及，当定时控制器15a确定提高信号SEN2的时间时，定时控制器15a使用已从寄存器17提供的感测时间段SDT。

[时刻T4]双单元模式

在双单元模式的情况下，在时刻T4，定时控制器15a将信号RLEN从“L”电平提高到“H”电平(将信号RLENb从“H”电平降低到“L”电平)。由此，读出放大器12-1将节点N2和N3处持有的感测结果传递到DQ电路14。之后，在时刻T8，读出放大器12-1经由DQ电路14向外部输出感测结果。顺便提及，当定时控制器15a确定提高信号RLEN的时间时，定时控制器15a使用已从寄存器17提供的读出延时RL。

[时刻T5]单单元模式

在单单元模式的情况下，在从时刻T1经过感测时间段SDT1后的时刻T5，定时控制器15a将信号SEN1从“L”电平提高到“H”电平。由此，读出放大器12-1完成对存储器单元阵列11的感测操作。

[时刻T6]单单元模式

在单单元模式的情况下，在时刻T6，定时控制器15a将信号SEN2从“L”电平提高到“H”电平。

[时刻T7]单单元模式

在单单元模式的情况下，在时刻T7，定时控制器15a将信号RLEN从“L”电平提高到“H”电平(将信号RLENb从“H”电平降低到“L”电平)。由此，读出放大器12-1将节点N2和N3处持有的感测信息传递到DQ电路14。之后，在时刻T9，读出放大器12-1经由DQ电路14向外部输出感测信息。

[时刻T8]双单元模式

如上所述，在时刻T8，DQ电路14向外部输出由读出放大器12-1感测的信息。顺便提及，时刻T0到时刻T8是双单元模式下的读出时间。

[时刻T9]单单元模式

如上所述，在时刻T9，DQ电路14向外部输出由读出放大器12-1感测的信息。顺便提及，时刻T0到时刻T9是单单元模式的读出时间。

通过这种方式，如果比较双单元模式的情况和单单元模式的情况，采用双单元模式的读出提前时间段ΔSDT(SDT1-SDT2)完成。

<根据实施例的半导体存储设备1的有益效果>

根据上述实施例，半导体存储设备1可以借助来自外部的双/单选择信号，通过使用寄存器17、定时控制器15a和主读出放大器12，来适当地利用单单元模式和双单元模式。

如上所描述，在单模式中，可用作存储区域的子单元阵列的数量大于双单元模式。然而，在双单元模式中，读出时间短于单单元模式。

因此，当期望使用更多数量的存储区域时，可以选择单单元模式。当期望更短的读出时间时，可以选择双单元模式。通过这种方式，当使用根据本实施例的半导体存储设备1时，能够通过简单地向半导体存储设备1输入双/单选择信号来适当切换单单元模式或双单元模式。

如上所述，根据本实施例，可以提供高品质的半导体存储设备，其必要时可以容易地选择可期望模式。

(修正等)

顺便提及，上述子单元阵列的数量、以及开关、复用器的数量等，仅是示例，并且这些数量并不限于这些示例。

在上述实施例中，当半导体存储设备1的操作模式从单单元模式切换到双单元模式时，控制器15初始化半导体存储设备1。另外，当半导体存储设备1的操作模式从双单元模式切换到单单元模式时，控制器15类似地初始化半导体存储设备1。

在上述实施例中，已通过示例方式将MRAM描述为存储器设备。然而，实施例也可以被实现为任何其它阻变型存储器，包括如实施例中所示的相同元件，例如，FeRAM(铁电随机存取存储器)、PCRAM(相变随机存取存储器)、或者ReRAM(电阻随机存取存储器)。

此外，在上述实施例中，为了方便起见，已将位线对称为位线BL和源线SL。然而，实施例并不局限于该示例，并且位线对可以被称为例如第一位线和第二位线。

尽管已描述了某些实施例，但是这些实施例仅通过示例方式提出，并不旨在限制本发明的范围。事实上，此处描述的新方法和系统可以也通过各种其它形式体现；此外，在不脱离本发明的精神的情况下，可以对此处所描述的方法和系统的形式作出各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神之内的这些形式或修改。