半导体存储装置的制作方法

本发明涉及例如将多值的数据以单一存储单元存储的动态随机存取存储器(以下称为DRAM)等的半导体存储装置。

背景技术：

图1为如专利文献1所公开的依据已知示例1的DRAM构成示意框图。在图1中，在位线BL与字线WL的交点附近连接有存储单元MC，此存储单元MC由选择MOS晶体管Q与数据保持用电容器C所组成。自存储单元MC读取数据时，将字线WL切换至高电平并且将位线BL预充电后，电容器C的电压通过位线BL的寄生电容，藉由锁存型感测放大器101进行感测而将读取数据读出。另外，写入数据通过位线BL而写入电容器C。在此，为了保持电容器C的数据，对应刷新信号将相对于电容器C的预定值写入并保持。

图2为如专利文献2所公开的依据已知示例2的多值DRAM构成示意框图。图2中，例如为了将蓄电电容器131充电而使用5个不同的电压电平。在此，5个电压电平差各自为0.5V。据此，获得自0V至2V的范围于1个DRAM单元中存储5个不同逻辑值的能力。

多路复用器电路130以5个电压电平的其中1个电压电平，对蓄电电容器131进行充电。所述电路更具备有提供为了对蓄电电容器131进行充电的电流的恒定电流源125、具备有晶体管的放大器132、以及为了启动读取动作的开关133。模拟数字转换器(以下称为AD转换器)134将显示5个不同的逻辑值的蓄电电容器131的电压电平Vc在“0”与“4”之间的数字值进行转换。多路复用器电路130在写入或刷新动作时，为了启动5个电压电平的任一个而具备5个开关SW1～SW5。在图2的例子中，1.0V的电压电平施加于蓄电电容器131而进行充电。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开平9-008251号公报

[专利文献2]美国专利申请公开第2005/0018501号说明书

技术实现要素：

[本发明要解决的技术问题]

已知示例2虽然已公开多值DRAM，但仍然有形成面积较大的问题点。

本发明目的为解决以上的问题点，而提供相较于现有技术，能够相对于相同存储容量而以小面积形成的多值DRAM等的半导体存储装置。

[解决本发明技术问题的手段]

有关于本发明的半导体存储装置，其是具有多个存储单元的多值DRAM。多个存储单元各自包括：选择晶体管，连接至多条字线中的1条字线；以及第1蓄电电容器，存储各个多值，且经由所述选择晶体管连接至多条位线中的1条位线。所述半导体存储装置包括：

多个采样保持电路，各自包含第2蓄电电容器，且对应所述多条位线而各自设置；

多个单斜率型AD转换器，对应所述多条位线而各自设置在各个所述采样保持电路的后段，经由各个所述采样保持电路从各个所述存储单元将数据各自读取出来，并转换成数字值；以及

控制装置，为了使各个所述存储单元刷新，将对应所述转换成数字值的电压施加于各个所述存储单元而进行写入，且将对应于预定写入数据的所述数字值的电压施加在各个所述存储单元而进行写入。

在所述的半导体存储装置中，还包括位转换器。位转换器将转换的所述数字值转换成二位数据且作为读取数据而输出，并将所述写入数据转换成多值的数字值而输出至所述控制装置位转换器。

另外，在所述的半导体存储装置中，所述控制装置包括电压产生装置。电压产生装置产生对应于所述数字值的数目的彼此不同的多个电压。

更进一步，所述第1蓄电电容器与所述第2蓄电电容器在同一制造过程中形成。

基于上述，依据本发明有关的半导体存储装置，可提供相较于现有技术相对于相同存储容量，能以小面积形成的多值DRAM等的半导体存储装置。

附图说明

图1为示出依据已知示例1的DRAM构成框图。

图2为示出依据已知示例2的多值DRAM构成框图。

图3为示出依据本发明的一实施方式的多值DRAM构成框图。

图4为示出图3的存储阵列10的构成电路图。

图5为示出图3的AD转换器及输入和输出栅极电路11的详细构成电路图。

图6为示出依据图3的DRAM数据保持期间及读取期间的动作时间图。

图7A为示出图5的2位AD转换器32的构成框图。

图7B为示出图7A的2位AD转换器32的动作的电压波形及二进制计数值的时间图。

图8为示出图3的位转换器13的位转换的动作说明图。

图9为示出图3的DRAM整体的动作时间图。

具体实施方式

以下，关于本发明的实施方式请参照图示并进行说明。另外，以下的各实施方式中，关于同样的构成要件标注相同的标号。

图3为示出依据本发明的一实施方式的多值DRAM构成框图。在此，作为多值DRAM，以下说明了4位DRAM的例子，但本发明不以此为限，可适用于将3位以上的多个数字值(多值)存储于各存储单元MC的多值DRAM等的半导体存储装置。

图3中，依据本实施方式的多值DRAM具有存储阵列10、AD转换器及输入和输出栅极电路(以下称为ADC及I/O栅极电路)11、恒定电压产生电路12、位转换器13、数据输入缓冲器14、数据输出缓冲器15、附有反相输入端子的与门16、附有反相输入端子的与门17、列地址选通(CAS)时钟产生器18、行地址选通(RAS)时钟产生器19、刷新控制器20、刷新计数器21、行地址缓冲器22、列地址缓冲器23、行译码器24、列译码器25、地址输入端子61以及数据输入和输出端子62而构成。

图4为示出图3的存储阵列10的构成电路图。图4中，存储阵列10为具备多数N条的字线WLn(n＝1,2,…,N)及多数M条的位线BLm(m＝1,2,…, M)。各字线WLn及各位线BLm以格子状配置，在各字线与各位线交叉处附近，设置有多个存储单元MC，所述多个存储单元各自具备有连接至多条字线中的1条字线的具有栅极的选择晶体管Q，以及经由所述选择晶体管Q的源极及漏极各自连接至多条位线中的1条位线BLm且存储各个多值的蓄电电容器C。

图3中，数据输入缓冲器14自数据输入和输出端子62接收输入的数字数据IO0～IOp，并且在暂时存储后，输出至位转换器13。数据输出缓冲器15将自位转换器13转换后的读取数字数据IO0～IOp暂时存储，并且输出至数据输入和输出端子62。输出启动信号/OE输入至附有反相输入端子的与门17的第1反相输入端子。写入启动信号/WE输入至附有反相输入端子的与门16的第1输入端子。列地址选通信号/CAS输入至附有反相输入端子的与门16的第2输入端子以及CAS时钟产生器18。来自与门16的输出信号输入至附有反相输入端子的与门17的第2输入端子以及数据输入缓冲器14。另外，来自与门17的输出信号输入至数据输出缓冲器15。

CAS时钟产生器18依据列地址选通信号/CAS产生CAS时钟，并输出至数据输出缓冲器15、列地址缓冲器23以及刷新控制器20。RAS时钟产生器19依据行地址选通信号/RAS产生RAS时钟，并输出至CAS时钟产生器18、ADC及I/O栅极电路11以及行译码器24。刷新控制器20依据CAS时钟产生刷新信号，并输出至刷新计数器21。刷新计数器21依据刷新信号将刷新计数值增大后，将计数值输出至行地址缓冲器22。

输入的地址A0～Aq输入至行地址缓冲器22以及列地址缓冲器23。行地址缓冲器22将输入的地址A0～Aq中的预定位的行地址暂时存储后，输出至行译码器24。行译码器24依据输入的行地址，产生用于选择1条字线WLn的字线选择信号并输出。另外，列地址缓冲器23将输入的地址A0～Aq中的预定位的列地址暂时存储后，输出至列译码器25。列译码器25依据输入的列地址，产生用于选择1条位线BLm的位线选择信号并输出。

图3中，ADC以及I/O栅极电路11连接存储阵列10的位线BL1～BLM、RAS时钟产生器19、列译码器25、位转换器13以及恒定电压产生电路12，依据来自RAS时钟产生器19的RAS时钟，使用来自恒定电压产生电路12的恒定电压，相对于对应来自列译码器25的列地址的位线BLm的各个存储单元MC进行数据的读取、刷新以及写入。在此，恒定电压产生电路12产 生电压Vdd、(3/4)Vdd、(1/2)Vdd、(1/4)Vdd 4个固定电压。另外，选择晶体管Q例如是原生晶体管或者是通道晶体管(pass transistor)，在蓄电电容C的连接时变成导通。

图5为示出图3的AD转换器及输入和输出栅极电路11的详细构成电路图。图5中，对应1条位线BLm并各自设置有选择晶体管Q、采样保持电路31、2位AD转换器32等。

图5中，字线WLn连接至选择晶体管Q的栅极，数据存储用蓄电电容器C的一端经由选择晶体管Q的漏极·源极连接至位线BLm，另外，另一端连接至例如电压Vdd/2的电压源。位线BLm藉由与位线BLm的连接时变成导通的位线选择晶体管Q10连接至采样保持电路31。采样保持电路31以具备采样保持用蓄电电容器Csh及缓冲放大用运算放大器A1构成，将自位线BLm读取的位线电压Vb采样保持后，输出至2位AD转换器32。2位AD转换器32将输入的位线电压转换成2位数字值的数据，并且输出至位转换器13及存储控制器30。存储控制器30依据所述转换的数字值或者来自位转换器13的写入数据的数字值，藉由将4个选择晶体管Q11～Q14其中1个对应的晶体管导通，将对应的外加电压施加于蓄电电容器C，并进行写入或者刷新。在此，例如对应数字值“11”并将电压Vdd写入、对应数字值“10”并将电压(3/4)Vdd写入、对应数位值“01”并将电压(1/2)Vdd写入、对应数位值“00”并将电压(1/4)Vdd写入。

图5中，存储单元MC以具备蓄电电容器C和选择晶体管Q构成，但本发明不以此为限，若为包含蓄电电容器C的构成即不能以此为限。

图6为示出依据图3的DRAM数据保持期间及读取期间的动作时间图。图6中，示出对应各数字值的电压在数据保持期间维持着并且随时间经过些微下降，此后，字线电压自低电平变成高电平时，在读取期间，由于位线容量的关系，对应各数字值的电压虽然彼此不同，但缩小了各邻接的电压差。

图5及图6中，1个存储单元MC里为了写入2位的数字数据而使用了4个电压Vdd、(3/4)Vdd、(1/2)Vdd、(1/4)Vdd，但本发明不以此为限，也可以为使用彼此不同的4个电压写入那样的构成。另外，如上所述，也可以为1个存储单元MC里写入3位以上的数字数据那样的构成。

图7A为示出图5的2位AD转换器32的构成框图。另外，图7B为示出图7A的2位AD转换器32的动作的电压波形及二进制计数值的时间图。

图7A中，图5的2位AD转换器32以具备各位线每个的列AD转换器40以及相对于1个存储阵列10设置的ADC控制器50构成。图7A中，ADC控制器50以具备二进制计数器51以及斜波电压产生器52构成。另外，列AD转换器40以具备比较器41及锁存器42构成。斜波电压产生器52依据来自RAS时钟产生器19的定时控制信号、依据来自二进制计数器51的计数值，产生如图7B所示具有预定的倾斜度的单斜率的斜波电压Vramp，并且输出至比较器41的反相输入端子。在采样保持电路31中，采样保持的位线电压Vb输入至比较器41的非反相输入端子，且当比较器41的Vramp≥Vb时(图7B的时刻t11)，将高电平信号输出至锁存器42。锁存器42对此响应后，此时的计数值B2、B1作为读取数据输出至存储控制器30并进行刷新。

图8为示出图3的位转换器13的位转换的动作说明图。如图8所示，例如在写入时，将二值8位转换至四值4位，并且将各位的数字值各自地写入各存储单元MC，另外，在读取时，将四值4位转换至二值8位并且读取出来。

图9为示出图3的DRAM整体的动作时间图。如图9所示，于时刻t1行地址选通信号/RAS变成低电平时，确定行地址并且输出后，列地址选通信号/CAS变成低电平时，确定列地址并将列地址输出。接着，输出启动信号/OE将在低电平的最终阶段读取出的数据Dout输出。

依据如上构成的实施方式，还具有对应多条位线BL1～BLm，各自设置在各采样保持电路31的后段，自各存储单元MC藉由各采样保持电路31将数据各自读取出来并转换成数字值的多个单斜率型AD转换器32，以及将对应转换数字值的电压为了将存储单元进行刷新而施加并写入，并且将对应预定写入数据的数据施加于各存储单元的写入存储控制器30。在此，存储控制器30包含产生对应数字值的数值的不同的4个电压的恒定电压产生电路12。另外，还具有将转换的数字值转换成二位数据并作为读取数据而输出，并将写入数据转换为多值的数字值输出至控制装置的位转换器13。

在以上的实施方式中，选择晶体管Q10、采样保持电路31以及包含2进制AD转换器32的ADC以及I/O栅极电路11的各位线对应部分在各位线线幅中形成，且特别地是，采样保持电路31的采样保持用蓄电电容器Csh在各位线的线幅中，相应地与数据存储用蓄电电容器C在同一CMOS制造 过程中形成，与使用感测放大器101的现有技术相较，可减少其占有面积，而且能藉由以多值存储于存储单元MC内，相对于相同存储容量可大幅减少所需的面积。

在以上的说明中，原生晶体管为其临界值例如约为0V，可藉由不注入相对于通道临界值调整用的掺杂而形成。另外，通道晶体管为依据栅极电压在源极·漏极间可选择地导通或关闭的可切换的开关晶体管。

[产业上的利用可能性]

如上所详述，依据本发明有关的半导体存储装置，可提供与现有技术相较，相对于相同存储容量能以小面积形成的多值DRAM等的半导体存储装置。

附图标记列表

10：存储阵列

11：AD转换器以及输入和输出栅极电路(ADC以及I/O栅极电路)

12：恒定电压产生电路

13：位转换器

14：数据输入缓冲器

15：数据输出缓冲器

16,17：与门

18：CAS时钟产生器

19：RAS时钟产生器

20：刷新控制器

21：刷新计数器

22：行地址缓冲器

23：列地址缓冲器

24：行译码器

25：列译码器

30：存储控制器

31：采样保持电路

32：2位AD转换器

40：列AD转换器

41：比较器

42：锁存器

50：ADC控制器

51：二进制计数器

52：斜波电压产生器

61：地址输入端子

62：数据输出端子

A1：运算放大器

BL、BL1～BLm：位线

C、Csh：蓄电电容器

MC：存储单元

Q、Q10～Q14：MOS晶体管

WL、WL1～WLN：字线