采用薄膜晶体管的三维集成电路的制作方法

相关申请的交叉引用：

本申请是号为14/021,216的美国专利申请的部分继续申请，该美国专利申请的申请日为2013年9月9日，现已于2015年2月10日授权为号为8,952,470的美国专利；并且还要求于2012年9月10日提交的号为61/699,211的美国临时申请(已过期)的优先权，以及要求于2012年9月18日提交的号为61/702,485的美国临时申请(已过期)的优先权。本申请还要求于2014年4月16日提交的号为61/980,147的临时申请(待审)的权益。这些申请中的每一篇申请的说明书以其全文通过引用并入本文。

联邦资助研究：无。

序列表：无。

现有技术参考文献

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用于逻辑晶体管和互补逆变器的多层材料的垂直叠层多异质结构(verticallystackedmulti-heterostructuresoflayeredmaterialsforlogictransistorsandcomplementaryinverters)，woojongyu,zhengli,hailongzhou,yuchen,yangwang,yuhuang及xiangfengduan,naturematerials，第12卷，2013年3月，doi：10.1038/nmat3518。

用于高度可拉伸和透明的石墨烯-碳纳米管晶体管的传递起皱的al2o3(transferredwrinkledal2o3forhighlystretchableandtransparentgraphene-carbonnanotubetransistors)，sanghoonchae，woojongyu，jungjunbae，dinhlocduong，davidperello，hyeyunjeong，quanghuyta，thuchuely，quocanvu，minheeyun，xiangfengduan及youngheelee，naturematerials，第12卷，2013年5月，doi：10.1038/nmat3572。

高迁移率双极zno-石墨烯混合薄膜晶体管(high-mobilityambipolarzno-graphenehybridthinfilmtransistors)，wooseoksong，soonyeolkwon，sungmyung，minwookjung，seongjunkim，bokkimin，min-akang，sunghokim，jongsunlim及ki-seokan，scientificreports|4:4064|doi:10.1038/srep04064。

具有低电阻钼触点的高性能mos2晶体管(high-performancemos2transistorswithlow-resistancemolybdenumcontacts),jiahaokang,weiliu及kaustavbanerjee,appl.phys.lett.104,093106(2014)。

用于新兴的二硫化钼和其它二维场效应晶体管的触点研究策略(contactresearchstrategyforemergingmolybdenumdisulfideandothertwo-dimensionalfield-effecttransistors)，yuchendu,lingmingyang,hanliu及peided.ye,aplmaterials2,092510(2014)；doi:10.1063/1.4894198。

基于多层mos2晶体的高迁移率和低功耗薄膜晶体管(high-mobilityandlow-powerthin-filmtransistorsbasedonmultilayermos2crystals)，sunkookkim,aniruddhakonar,wan-sikhwang,jonghaklee,jiyoullee,jaehyunyang,changhoonjung,hyoungsubkim,ji-beomyoo,jae-youngchoi,yongwanjin,sangyoonlee,debdeepjena,woongchoi及kinamkim,naturecommunications3，文章编号：1011doi：10.1038/ncomms2018。

基于石墨烯的柔性和可拉伸薄膜晶体管(graphene-basedflexibleandstretchablethinfilmtransistors),chaoyan,jeonghocho及jong-hyunahn,nanoscale,2012,4,4870doi:10.1039/c2nr30994g。

使用碳纳米管和igzo薄膜晶体管混合集成的大型互补宏电子装置(large-scalecomplementarymacroelectronicsusinghybridintegrationofcarbonnanotubesandigzothin-filmtransistors),haitiannumonyxchen,yucao,jialuzhang,chongwuzhou,naturecommunications,2014,doi:10.1038/ncomms5097。

本发明涉及非易失性存储器阵列和集成电路；更具体地，本发明涉及采用薄膜晶体管(tft)作为选择元件的交叉点存储器阵列，实现用于独立存储器芯片或芯片上嵌入式存储器的低成本单片三维存储器阵列。因为互连距离显著减小，tft的单片三维叠层也被用来实现具有高密度、低成本和高速度的3d存储器和逻辑电路装置。实施其它tft以实现相对于所有类型ic的高i/o连接性，并且可以在多层衬底(诸如印刷电路板)上制造，以允许在单个部件上的ic之间设计i/o电路和相关的金属互连，以及将ic的制造和ic的互连潜在地完全集成到单个衬底上。

附图标记、文字和缩写的解释说明

02第一金属层

04第二金属层

10背对背肖特基二极管

11第一肖特基接触

12钉扎(或参考)磁性层

13第二肖特基接触

14隧道势垒层

15第一二极管

16自由(或存储)磁性层

17第二二极管

18非晶半导体层或半导体层

21非易失性存储器元件

22存储器单元的阵列

24位线驱动器

26字线驱动器

28源线驱动器

30磁性随机存取存储器(mram)阵列

31磁性存储器元件或磁性隧道结(mtj)

32钉扎(或参考)磁性层

33势垒层

34自由(或存储)磁性层

36第二半导体层

42钉扎铁磁层

43间隔层

44参考铁磁层

51电阻存储器元件

52第一电极

54第二电极

56中间层

60硅衬底

61cmos电路层

62互连层

63mtj层，包括mtj元件、背对背肖特基二极管和导线

64薄膜晶体管(tft)层

65互连

66字导线-两个mtj层共用

70玻璃衬底

72导线

74磁通集中器

76非磁性间隙

80导线，代表位线或字线

81可用于薄膜晶体管的区域

82用于在导线和薄膜晶体管之间互连的区域

84导线，代表位线(或字线)

85导线，代表字线(或位线)，其从存储器阵列的另一侧包绕，以面向与用于互连到tft阵列的位线(或字线)相同的方向

88具有较低迁移率(tft)选择晶体管的一个或多个存储器阵列

90高速缓存存储器i/o接口

91嵌入式高速缓存存储器i/o接口

92附接晶粒的高速缓存存储器i/o接口

93外部存储器信号和高速缓存存储器之间的i/o互连

94高速缓存存储器和存储器阵列(88)之间的i/o互连

180-存储器

182-行解码器(位线解码器)

184-行解码器(位线解码器)

186-列解码器(字线解码器)

188-电流源

190-存储器

221-连接块

222-开关块

223-垂直互连

224-逻辑块

291-输出信号驱动器电路的i/o晶体管

292-输入信号驱动器电路的i/o晶体管

301-ic芯片的核心电路

302-通常位于ic芯片外围的i/o电路

311-cmos电路

312-由tft组成的i/o电路区域

313-tft电路

314-硅衬底

321-i/o电路

322-微显示器

323-叠层显示器的一个显示层

324-多层基于tft的逻辑电路之一

325-多层基于tft的非易失性存储器电路之一

326-衬底

327-第一衬底-玻璃，石英，pcb或适用于制造tft的其它材料

328-第二衬底-玻璃，石英，pcb或适用于制造tft的其它材料

330-多层的第一衬底，其可以是适于制造tft的pcb或其它多层衬底

331-不带i/otft电路的在第二衬底上的存储器核心电路芯片

331x-不带tft的在第二衬底上的存储器核心电路芯片-只是交叉点阵列中的存储器元件

3311-第二衬底上的存储器核心电路芯片，包括i/otft电路和用于驱动器、解码器逻辑、感测电路和带隙电路的tft

332-具有常规i/o的在第二衬底上的微处理器核心电路芯片

332w-第二衬底上的微处理器核心电路芯片，其具有宽i/o引脚以与第一衬底上的基于tft的i/o电路相配合

333-第一衬底上的基于tft的i/o电路

333x-仅i/o焊盘

333p-用于第二衬底上的微处理器核心电路的在第一衬底上的基于tft的i/o电路

333m-用于第二衬底上的存储器核心电路的在第一衬底上的基于tft的i/o电路

333m2-用于第二衬底上的存储器核心电路的在第二衬底上的基于tft的i/o电路

334-i/o互连(总线)

335-焊点

336-存储器核心电路，包括存储器元件和用于驱动器、解码器逻辑、感测电路和带隙电路的tft

337-微处理器核心电路

339-用于存储器核心电路的tft，包括用于驱动器、解码器逻辑、感测电路和带隙电路的晶体管

340-玻璃，石英或适用于制造tft的其它第一衬底

341-第一衬底上或上方的金属线互连

360-第二衬底，其中核心电路位于该第二衬底上以与第一衬底上的基于tft的i/o电路配合

361-微处理器(332)和存储器核心电路芯片(331)之间的高速缓存存储器芯片接口

933p-用于微处理器核心电路的基于tft的宽i/o电路

933m-用于存储器核心电路的基于tft的宽i/o电路

934-第一衬底上或上方的宽i/o互连(总线)

4012-用于mtj-l1和mtj-l2的共用字线

4034-用于mtj-l3和mtj-l4的共用字线

4055-用于mtj-l5的字线

4090-互连到i/o焊盘的金属线

4099l–共用字线，其沿着存储器阵列的左侧垂直连接，并包绕在靠近tft层的存储器阵列叠层下方

4099r–共用字线，其沿着存储器阵列的右侧垂直连接，并包绕在靠近tft层的存储器阵列叠层下方

5051-用于mtj-l1的位线

5052-用于mtj-l2的位线

5053-用于mtj-l3的位线

5054-用于mtj-l4的位线

5055-用于mtj-l5的位线

a(al至an)-来自两个或更多个源的用于位线驱动器的选择电压水平

aos-非晶氧化物半导体

asic-专用集成电路

assp–专用标准产品

b(b1至bm)-来自两个或更多个源的用于字线驱动器的选择电压水平

bbsd-背对背肖特基二极管

bl，bl1，bl2，bl3...bln位线

c，c11至c33...cnm存储器单元

cbram-导电桥随机存取存储器

cpu-中央处理单元

dsp-数字信号处理器

fm用于mtj层(包括mtj，导线和bbsd)的技术节点的最小特征尺寸

ft用于tft层的技术节点的最小特征尺寸

fc用于cmos电路层的技术节点的最小特征尺寸

fpga-现场可编程门阵列

gpu-图形处理单元

j，j11至j33磁性隧道结

k，k11至k33....knm(存储器元件)磁性隧道结和半导体层，包括一部分背对背肖特基二极管

m-存储器阵列中的字线数

mc，mci，mc2-存储器单元

ml，ml1，ml2-存储器层

mems-微机电系统

n-存储器阵列中的位线数

meram-磁电随机存取存储器或磁性随机存取存储器

mram-磁阻随机存取存储器或磁性随机存取存储器

mtj-磁性隧道结

mtj-ln-mtj层，包括存储阵列，bbsd和导线

p-i/o焊盘间距

pcb-印刷电路板

pcm或pcram-相变随机存取存储器

pld-可编程逻辑装置

reram或rram-电阻随机存取存储器

sa1至sa3...sam感测放大器

stt-mram-自旋扭矩传递mram

tft-薄膜晶体管

tft-ln-tft层，包括tft阵列

tb1至tb6..tb(nx2)位线驱动器晶体管

ts1至ts3...tsm读取晶体管

tw1至tw6..tw(mx2)字线驱动器晶体管

vcma-电压控制的磁性各向异性

vss-接地电压

vdd-电源电压

wl，wl1，wl2，wl3..wlm字线

背景技术：

绝大多数集成电路(ic)采用常规晶体硅cmos技术(“cmos”)制造。除非另有具体说明，否则cmos在本文中指的是常规的晶体硅晶体管，其可存在于需要高温(>450℃)的前端装置的半导体晶圆厂中制造的当今绝大多数的集成电路装置中。随着ic继续扩展到更小的几何结构，互连(芯片上的布线)中的rc时间延迟变为阻碍正常预期的性能进一步改进的主要设计问题，在正常预期的性能进一步改进中将生产工艺的可扩展性提高到更小的技术节点。三维(3d)集成电路有望成为ic进化的下一个阶段，然而，使用常规cmos技术进行3d电路制造是不可能的。行业中有关“3d”的讨论很多，但都涉及到需要复杂插入件和制造方法的一种或另一种形式的晶粒或电路叠层。需要新的方法来以单片方式开发3d电路，其在低功耗和低成本下结合有提高性能(速度和密度)的存储器、逻辑、io和其它元件和特征。

非易失性交叉点存储器技术，诸如电阻随机存取存储器(reram或rram)，导电桥ram(cbram)，相变随机存取存储器(pcm或pcram)，基于纳米ram碳纳米管的存储器(nram)和采用磁性隧道结(mtj)的磁性随机存取存储器(mram)是为未来存储器应用提供密集且快速的非易失性存储解决方案的强大候选项。通过增加可在芯片上形成的存储器单元(存储器单元及其相关联的驱动电路)的密度，可将mram，rram，nram和pcram与既有存储器类型(诸如动态随机存取存储器(dram))，静态随机存取存储器(sram)和闪速存储器(nand或nor)更有效竞争的能力最大化。

交叉点存储器(有时也称为交叉存储器)是半导体存储器工业中的常见术语，并且在本文中进一步被限定为设置在衬底表面上或上方的存储器阵列，其布置成矩阵并且包括多个并行的第一导线，在多个交叉区域与多个第一导线重叠的多个并行的第二导线，多个存储器单元，每个存储器单元设置在导线的交叉区域处，在第一端子处电耦合到第一导线之一以及在第二端子处电耦合到第二导线之一，并且包括可控电阻。

常规的mtj包括至少一个钉扎的铁磁层和通过薄的隧道势垒层彼此隔开的自由铁磁层。自由层具有可逆磁化方向，该方向可具有与钉扎层的固定磁化方向平行或反向平行的两个稳定方向。mtj的电阻取决于磁化在自由层和钉扎层中的相互取向，并且可有效地受到控制。

典型的mram装置包括存储器单元的阵列，沿存储器单元的列(或行)延伸的多个并行的字线，以及沿存储器单元的行(或列)延伸的多个并行的位线。字线和位线彼此重叠，但在垂直方向上彼此间隔开。每个存储器单元位于字线和位线的交叉点处，并且通常包括与选择金属氧化物半导体(mos)晶体管串联连接的单个mtj。串联连接的mtj和晶体管在一个端子处电耦合到字线，并在相对的端子处电耦合到位线。

图1示出根据美国专利申请公开us2012/0281465中所公开的现有技术的磁性随机存取存储器(mram)阵列的电路图。美国专利申请公开us2012/0281465详细公开将位(“0”和“1”)写入存储器单元以及读取和擦除位的各种方法。us2012/0281465的公开内容通过引用以其全文并入本文。

图2示出根据现有技术的由具有垂直各向异性的磁性材料制成的磁性存储器单元的横截面视图。

由于与本公开中所述那些电流路径相比可能存在替代的电流路径这一事实，由us2012/0281465描述的电路对于控制存储器阵列的寻址以进行写入、读取或擦除提出了挑战。号为7,968,419的美国专利和美国专利8,227,788中也描述了这个问题，上述专利教导了在电阻存储器阵列中使用背对背肖特基二极管来解决与从阵列读取时相关联的串扰问题。图3a是根据号为8,227,788的美国专利的包括具有背对背肖特基二极管(称为电流控制元件)112的电阻可变元件105的交叉点电阻非易失性存储器阵列的电路图。字导线和位导线以101和119指示。

us2012/0281465描述了沿着阵列周边定位的选择晶体管的位置，其仍需要占用珍贵的晶粒面积。由于从mtj的远层到选择晶体管的较长互连，将mos晶体管(特别是基于硅的互补金属氧化物半导体-cmos)用作选择元件限制了将现有mram布置成三维配置。此外，mos技术是相对昂贵的。

需要一种改进的方法来制造和寻址非易失性存储器阵列(诸如mram存储器阵列)中的字选择晶体管和位选择晶体管，该方法由于存储器阵列交叉点设计而保留小晶粒尺寸的优点，并且省去mos晶体管，上述一起使得成本能够更低。

本申请解决了上述问题，并为包括非易失性交叉点存储器阵列的低成本三维(3d)集成电路提供一种解决方案。由本文公开的方案提供的解决方案还涉及制造包括存储器、逻辑和其它功能的3d集成电路的改进方法。与半导体工业中正在开发的如本文所述的常规“3d”方案(即在叠层晶粒(die)、叠层封装(pop)和硅通孔(tsv)技术)相比，本文所述的3d装置提供了一种更简单的3d方案，而常规“3d”方案需要昂贵和复杂的互连工艺，诸如硅插入件。

附图说明

图1是根据现有技术的存储器阵列的电路图。

图2是根据现有技术的由垂直磁性材料制成的磁性存储器单元的横截面视图。

图3a是根据现有技术的在每个存储器单元处具有背对背肖特基二极管的交叉点电阻非易失性存储器阵列的电路图。

图3b是根据现有技术的薄膜晶体管和存储器单元的横截面视图，示出集成电路中的多个层。

图4a和图4b是由垂直磁性材料制成的磁性存储器单元的横截面视图，包括内置于该结构中的背对背肖特基二极管。

图5是由垂直磁性材料制成的叠层磁性存储器单元的横截面视图，其包括内置于结构中的背对背肖特基二极管，由此两个叠层的存储器单元共享共用字线。

图6a是在每个存储器单元处具有背对背肖特基二极管的磁性随机存取存储器(mram)交叉点阵列的电路图。

图6b是在每个存储器单元处具有背对背肖特基二极管的磁性随机存取存储器(mram)交叉点阵列的电路图，其通过控制中间节点电压来进一步最小化泄漏电流。一个感测放大器用于多个位线，从而减少晶体管的总数。

图6c是在每个存储器单元处具有背对背肖特基二极管的磁性随机存取存储器(mram)交叉点阵列的电路图，其通过控制中间节点电压来进一步最小化泄漏电流。

图7是根据本发明第一实施例制造的三维存储器阵列的横截面视图。

图8是根据本发明第二实施例制造的三维存储器阵列的横截面视图。

图9是根据本发明第三实施例制造的三维存储器阵列的横截面视图。

图10a是顶视图，示出在各种中间点处的导线(位线或字线)的互连，以便允许简单地连接到位于存储器阵列区域上方或下方的大晶体管的阵列。

图10b是顶视图，示出在各个中间点处的字线和位线的互连，以允许简单地连接到位于存储器阵列区域上方或下方的大晶体管的阵列。

图11a和图11b是示出作为m和fm的函数的tft的最大技术节点的范围的图示，假定12ft²的tft单元面积仅用于一个配置。

图12a是背对背肖特基二极管的实施例的示意图。

图12b是描绘背对背肖特基二极管的功能的电路图。

图12c是表示背对背肖特基二极管的电流-电压(i-v)曲线。

图13a和图13b是非易失性存储器单元和背对背肖特基二极管的电路图。

图14a和图14b是具有包括背对背肖特基二极管的常规钉扎层的磁性存储器单元的示意图。

图15a和图15b是具有钉扎层的垂直磁性存储器单元的示意图，钉扎层具有包括背对背肖特基二极管的合成反铁磁性结构。

图16a和图16b是具有钉扎层的平面存储器单元的示意图，钉扎层具有包括背对背肖特基二极管的合成反铁磁性结构。

图17是包括背对背肖特基二极管的电阻式存储器单元的示意图。

图18是包括采用包括背对背肖特基二极管的混合切换机制的磁性存储器单元的示意图。

图19是示出可结合有存储器元件和背对背肖特基二极管的存储器阵列的电路框图。

图20是示出可结合有存储器元件和背对背肖特基二极管的存储器阵列的电路框图。

图21a是高速缓存存储器i/o接口的示意图。

图21b是具有嵌入式高速缓存存储器i/o接口的存储器装置的示意图。

图21c是具有附接晶粒的高速缓存存储器i/o接口的存储器装置的示意图。

图22a是根据现有技术的2d中的常规逻辑块电路布局的示意图。

图22b是根据本发明实施例的3d中的逻辑块电路布局的示意图。

图23a和图23b是根据本发明实施例的多个非易失性存储器层和逻辑层的3d电路的示意图。

图23c是根据现有技术的结合有微处理器、fpga和共享存储器的混合叠层晶粒装置的示例。

图24是根据现有技术的von-neumann(冯·诺依曼)计算机模型的示意图。

图25是根据现有技术的典型系统架构的示意图。

图26是根据现有技术的典型倒装芯片直接芯片附接过程的流程图。

图27是根据现有技术的典型倒装芯片bga封装的横截面视图。

图28是根据现有技术的基本输入和输出(io)电路的示意图。

图29是根据现有技术的芯片上的典型i/o配置。

图30是根据本发明实施例制造的常规cmos半导体装置上的基于tft的i/o电路的图示。

图31是根据现有技术的用于oled显示器的有源矩阵电路。

图32a和图32b示出具有根据本发明实施例制造的嵌入式逻、存储器、显示器和i/o的3d芯片。

图33a是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的i/o电路和位于第二衬底上的处理器电路的图示。

图33b是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的i/o电路和仅用于处理器电路的i/o焊盘的图示。

图33c是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的i/o电路、仅用于处理器电路的i/o焊盘和用于存储器驱动器的tft电路、解码器逻辑、感测电路和第一衬底上的带隙电路的图示。

图34是根据本发明实施例的附接到核心电路存储器的多层(pcb)第一衬底上的基于tft的i/o电路和位于第二衬底上的微处理器芯片的侧视横截面视图。

图35是根据本发明实施例的包括在共用多层(pcb)衬底上制造的基于tft的i/o、存储器、逻辑或其它电路的集成电路的侧视截面图。

图36a是根据本发明实施例的包括在共用多层(pcb)第一衬底上制造的基于tft的i/o和存储电路的集成电路的侧视横截面视图。

图36b是根据图36a的装置的侧视横截面视图，其中第二衬底上的微处理器芯片直接附接到在多层的第一衬底上制造的基于tft的i/o电路。

图37a是根据本发明实施例的集成电路的侧视横截面视图，其包括在共用玻璃或其它第一衬底上制造的基于tft的i/o和存储器电路。

图37b是根据图37a的装置的侧视横截面视图，其中第二衬底上的微处理器芯片直接附接到在玻璃或其它第一衬底上制造的基于tft的i/o电路。

图38是在第二衬底上的基于tft的i/o电路和用于存储器驱动器、解码器逻辑、感测电路和带隙逻辑的tft。

图39是在第二衬底上的用于存储器驱动器、解码器逻辑、感测电路和带隙逻辑的tft的图示。

图40是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的宽i/o电路和位于第二衬底上的处理器电路的图示。

图41a是根据本发明实施例的3d非易失性交叉点存储器装置的横截面侧视图(前视图)。

图41b是根据本发明实施例的3d非易失性交叉点存储器装置的横截面侧视图(右侧视图)。

图41c是根据本发明实施例的紧密靠近和面对tft层的3d非易失性交叉点存储器装置的字线和位线的tft互连区域设计的示例的图示。

图41d是根据本发明实施例的3d非易失性交叉点存储器装置的横截面侧视图(前视图)。

图41e是根据本发明实施例的3d非易失性交叉点存储器装置的横截面视图(右视图)。

图42是直接附接到核心存储器的在第一多层衬底上的基于tft的宽i/o电路和位于第二衬底上的处理器电路的侧视横截面视图。

图43是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其具有存储器、高速缓存存储器和处理器芯片的直接芯片附接。

图44是根据本发明实施例的用于核心存储器和处理器电路的在第一衬底上的基于tft的i/o电路和在第一衬底上的用于存储器驱动器、解码器逻辑、感测电路和带隙电路的tft电路的图示。

图45是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其具有存储器和处理器芯片的直接芯片附接。

图46a至图46h是各种业务模型的图示，由此存储器芯片和存储器以及处理器模块根据本发明实施例制造。

图47是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其中存储器、高速缓存存储器和处理器芯片直接芯片附接在多层第一衬底的两侧上。

具体实施方式

在下面的说明中，参考所附的成组附图，附图形成说明的一部分，并且通过示意的方式示出若干具体实施例。应当理解的是，在不脱离本公开的范围或精神的情况下，可以设想到并且可实施其它实施例。因此，下面的详细说明不应被认为是限制性的。

除非另有指示，否则在说明书和权利要求书中使用的表述特征尺寸、量和物理性质的所有数字应被理解为在所有情况下被词语“约”修饰。因此，除非有相反指示，否则前述说明书中阐述的数值参数是近似值，其可根据由本领域技术人员利用本文公开的教导寻求获得的期望特性而变化。

通过端点表述的数值范围包括包含在该范围内的所有数(例如，1至5可包括1、1.5、2、2.75、3、3.80、4和5)以及该范围内的任何范围。

如在本说明书和所附权利要求书中所使用的那样，除非另有明确规定，否则单数形式“一”、“一种”和“该”涵盖具有多个指示物的实施例。如本说明书和所附权利要求中所使用的那样，术语“或”通常在其包括“和/或”的意义上被使用，除非内容另有明确规定。

包括但不限于“下”、“上”、“在……之下”、“在……下面”、“上方”和“在顶部上”的空间相关术语(如果本文使用)用于方便地描述一个或多个元件相对于另一个或多个元件的空间关系。这样的空间相关术语除了在附图中所示的和本文所述的特定取向之外，还包括使用或操作中的装置的不同取向。例如，如果附图中所示的单元被颠倒过来或翻转，则先前描述成在其它元件下面或之下的部分将在那些其它元件上方。

如本文所使用的那样，当例如元件、部件或层被描述为在另一元件、部件或层“上”、“连接到”另一元件、部件或层，与另一元件、部件或层“耦合”或与另一元件、部件或层“接触”时，例如其可直接位于在另一元件、部件或层上，直接连接到另一元件、部件或层，直接与另一元件、部件或层耦合，或直接与另一元件、部件或层接触，或中间元件、部件或层可在特定元件、部件或层上，连接到特定元件、部件或层，与特定元件、部件或层耦合，或与特定元件、部件或层接触。当例如元件、部件或层被称为开始“直接位于”另一元件上、“直接连接到”另一元件、“直接”与另一元件“耦合”，或“直接”与另一元件“接触”时，则例如不存在中间元件、部件或层。

公开了一种改进的存储器装置，其包括衬底，设置在衬底表面上方的多个存储器阵列，每个存储器阵列布置成矩阵并且包括多个并行的第一导线，在多个交叉区域处与第一导线重叠的多个并行的第二导线，多个存储器单元，每个存储器单元设置在导线的交叉区域处，在第一端子处电耦合到第一导线中的一个，并在第二端子处电耦合到第二导线中的一个，并且包括可控电阻，其中背对背肖特基二极管位于每个存储器单元和所述导线中的一个之间，并且其中每个导线与至少两个薄膜晶体管(tft)电耦合。该装置基本上在低温(<450℃)的后端工艺(beol)设备中生产，而不需要前端半导体生产设备，但能够以超高密度和低成本制造。此外，该装置可在半导体电路(例如asic，assp，fpga，gpu，pld，芯片上可编程系统，dsp，微控制器或微处理器芯片中)直接上方的层上制成为嵌入式存储器，从而提供更低的成本，并且可容易快速地访问非易失性存储器，而无需脱离芯片。tft可以单层或多层阵列制造，为设计者提供灵活性，以优化成本、速度、功率或其它设计/性能目标。

在本说明书中并且在权利要求范围内提及的磁性隧道结(mtj)元件是使用绝缘体或半导体作为隧道势垒层的隧道磁阻元件的一般性术语。尽管本文提到的附图分别示出了mtj元件的主要部件，但是也可以包括另外的一个层(或多个层)，诸如种子层、钉扎层、盖层等。

非易失性存储器阵列中使用背对背肖特基二极管已经由mikawa(美国专利8,227,788)、li(美国专利7,968,419)公开以用于电阻随机存取存储器(reram)，并由chen(美国专利7,936,580和8,289,746)和agan(由发明人之一(agan))在号为61/702,485的共同未决专利申请公开以用于磁性随机存取存储器(mram)。美国专利8,227,788、7,968,419、7,936,580和8,289,746以及美国专利申请61/702,485的公开内容由此通过引用以其全文并入本文。背对背肖特基二极管是通常由硅(si)半导体材料制成的金属/半导体/金属(msm)结构，但是可以使用其它半导体材料，诸如氧化锌(zno)或氧化铟镓锌(igzo)。背对背肖特基二极管具有阈值电压、击穿电压和开/关电流比。

图6a示出根据本公开实施例的交叉点(也称为交叉)mram阵列30的一部分的电路图。该存储器包括存储器单元c11至cnm的阵列22，在其端部处(在端部处示意性地示出，但物理上可以沿着位线的任何点)连接到位线驱动器24的多个并行位线bl1至bln，以及在其端部处(在端部处示意性地示出，但在物理上可以沿着位线的任何点)连接到字线驱动器26的多个并行字线wl1至wlm。

每个存储器单元包括mtj元件和背对背肖特基二极管(bbsd)而没有选择晶体管。bbsd的mtj元件和半导体层(一起被称为k)在其端部处连接到适当的位线和字线，并且在垂直空间中在线的交叉处设置在位线和字线之间。在图4a和图4b中示出mram30的存储器单元的代表性示意图。mtj元件j具有柱状结构，并且包括具有固定磁化方向的至少一个钉扎磁性层12(由实线箭头示出)、具有可变(或可逆)磁化方向的自由磁性层16(由虚线箭头所示)和设置在钉扎和自由磁性层之间的隧道势垒层14。诸如硅(si，a-si或p-si)，zno或igzo(铟-镓-锌-氧化物)的半导体材料18设置在字线wl和自由磁性层16之间；这种金属-半导体-金属(msm)结构是背对背肖特基二极管(bbsd)。

自由磁性层16可由具有显著自旋极化的磁性材料制成，并且在其平衡状态下具有基本垂直于层表面指向的磁化。例如，自由磁性层16可由具有厚度约为1.5nm的(co30fe70)85b15(％原子)合金制成。钉扎磁性层12可由具有显著自旋极化的磁性材料制成，并且具有大致垂直于层表面指向的磁化。例如，钉扎磁性层可由具有厚度约为2.5nm的(co30fe70)85b15(％原子)合金制成。隧道势垒层14可由具有厚度约为1.1nm的mgo制成。自由层、隧道势垒层和钉扎层形成具有(001)平面取向的bcc(体心立方体)结构的基本上相干的纹理。具有这种晶体结构的mtj元件提供相当大的隧道磁阻(在室温下tmr≥100％)和约为1·10⁶a/cm²或更小的自旋极化写入电流密度。这些参数对于mram是关键的。

在图6a中所示的mram30中，多个导电位线和字线彼此相交，但是在垂直于衬底(未示出)平面的方向上彼此间隔开。存储器单元c11至cnm中的每个包括合适的mtj元件和半导体层(k11至knm)，合适的mtj元件和半导体层(k11至knm)在位线和字线之间的垂直空间中布置在位线和字线的相交区域处。存储器元件k在其相对端部处电连接到相交的位线和字线。例如，存储器单元c22包括布置在位线bl2和字线wl2的相交区域处的存储器元件k22。存储器元件k22在其第一端部处电连接到字线wl2以及在其第二端部处电连接到位线bl2。

位线bl1至bln在x方向上延伸。它们电连接到位线驱动器24，位线驱动器24包括晶体管tbl至tb(nx2)，这些晶体管可以是cmos晶体管或薄膜晶体管(tft)。本文中的薄膜晶体管被限定为可在beol温度(通常低于450℃)下制造的任何晶体管，从而使得能够在垂直方向上从衬底从存储器元件上方构建多层tft(3d电路)(其仅可承受低于450℃的工艺温度)。tft的制造成本也较低，因为它们不像常规的cmos晶体管那样需要源极和漏极触点的高温沟道掺杂工艺。每个位线连接到控制电流大小和方向的两个晶体管。尽管图6a示意性地示出位线驱动器24晶体管连接在位线bl1至bln的端部处，但这不是必需的，并且具体地，优选的是在沿着位线的各个点处提供位线bl1至bln与位线驱动器晶体管tbl至tb(x2)之间的物理互连，以便最小化该装置的互连复杂性。这是本发明的一个重要方面，使得能够将小技术节点(即，较小的最小特征尺寸)位线互连到布置在存储器阵列的整个区域上方或下方的较大技术节点(即较大的最小特征尺寸)晶体管。因此能够实现更短的互连，其由于电容较低的导线而具有在更低的功耗下提供更高速度运行的益处。

位驱动器24作为行选择开关进行操作。位驱动器24和相关的晶体管通过信号线(未示出)连接到带隙和解码器逻辑(未示出)，带隙和解码器逻辑包括附加晶体管，附加晶体管可位于或可不位于位线晶体管的同一层上。优选的是，解码器逻辑和带隙晶体管位于相关的位驱动器晶体管的同一层上，以便提供更短的互连，因此由于更简单的结构而提供更高速度的运行、更低的功耗和更低的成本。

字线wl1至wlm在y方向上延伸。每个字线wl1至wlm连接到字线驱动器26。虽然图6a示意性地示出字线驱动器26晶体管连接在字线wl1至wlm的端部处，但这不是必需的，并且具体地，优选的是在沿着字线的各个点处提供在字线wl1至wlm和字线驱动器晶体管tl至tw(mx2)之间的物理互连，以便最小化该装置的互连复杂性。这是本发明的一个重要方面，使得能够将小技术节点(小的最小特征尺寸)字线互连到布置在存储器阵列的整个面积上方或下方的更大技术节点(更大的最小特征尺寸)晶体管。因此能够实现更短的互连，其由于电容较低的导线而具有在更低的功耗下提供更高速度运行的益处。

驱动器26包括多个读取/写入电路。读取/写入电路中的每个包括彼此串联连接的至少一对晶体管twl至tw(mx2)和感测放大器sa1至sam之一。每个字线wl1至wlm连接到控制电流大小和方向的两个晶体管。字线还通过读取晶体管ts连接到晶体管对的共用漏极端子和感测放大器sa的一个输入端子。例如，字线wl2通过读取晶体管ts2连接到形成在晶体管对tw3和tw4上的共用漏极端子和感测放大器sa2的第一输入端子。感测放大器sa2的第二输入端子连接到参考元件(未示出)。晶体管twl至tw(mx2)的栅极连接到字线驱动器26。字驱动器26作为列选择开关进行操作。字驱动器26和相关的晶体管通过信号线(未示出)连接到带隙和解码器逻辑(未示出)，带隙和解码器逻辑包括可位于或可不位于同一层上的附加晶体管。优选的是，解码器逻辑和带隙晶体管位于相关字驱动器晶体管的同一层上，以便提供更短的互连，因此由于更简单的结构而提供更高速度的运行、更低的功耗和更低的成本。

感测放大器sa1至sam中的每个包括至少两个输入。放大器的一个输入通过读取晶体管ts1至tsm连接到字线wl1至wlm和晶体管对的共用漏极端子。感测放大器的另一输入连接到参考元件(未示出)。感测放大器基于参考信号来判断在所选存储器单元内部的mtj元件的数据值。

图6a中所示的存储器30包括布置在衬底(未示出)上方的存储器元件k11至knm的阵列22。选择晶体管tbl至tb(nx2)和twl至tw(mx2)可沿着阵列22的周边定位，如示意性所示，但优选地在存储器阵列的上方或下方的另一层上制造，并且跨过阵列的整个面积(或部分面积)定位，以便最小化装置的互连复杂性。这使得超大尺寸的m×n存储器阵列能够进行多路复用。这种方案，包括在若干存储器阵列和薄膜晶体管(tft)阵列的三维分层，优化了晶粒面积并提供以单位面积的位元衡量的最大存储密度，并且由于与具有较长导线的其它装置相比具有电容较低的导线而提供高速运行和低功耗。

在某些情况下，取决于所采用的存储器单元的驱动特性，可能需要放置选择晶体管，使得电流沿同一方向流动跨过存储器单元，如同它们连接在阵列22的周边上一样(图6a)。在这种情况下，导线可延伸到其中导线与存储器单元直接接触的层之下或之上，从而允许tft跨过存储器阵列的上方或下方的面积放置，并且不需要额外的晶粒区域，但是tft的放置提供功能电路，如同放置在存储器阵列的周边上一样。这仅仅是电路布局的问题并且在本领域中已知。

在整个公开内容中，术语“小或大(或更小或更大)的技术节点”可与术语“小或大(或更小或更大)的最小特征尺寸”互换。

相对于mtj层的技术节点fm用较大技术节点ft制造较大尺寸的tft提供成本节约，因为与cmos晶体管所需成本相比，该处理设备的成本显著降低。即使在tft晶体管生产领域，较大的技术节点处理与较小的技术节点处理相比成本更低。更大的晶体管还可提供对于高速写入至关重要的大写入电流。从解码器逻辑到选择晶体管的更大尺寸的金属线也是有利的，因为rc时间延迟被最小化。随着摩尔定律被推向较小的技术节点，明显的是，互连的rc时间延迟是一个主要问题。因此，本发明的一个关键优点是：最小的技术节点可主要应用于交叉点阵列的存储器元件和导线，但是从这种晶体管到相关解码器逻辑的选择晶体管和金属互连可用较大的技术节点制成，从而最小化rc延迟并导致阵列的更高速度寻址。在本文中之后描述高速缓存缓冲存储器的使用，以进一步实现本文所述的根据本发明制造的存储器装置的快速寻址，以克服与硅cmos晶体管相比较低迁移性薄膜晶体管的较慢响应时间。

图6a中所示的mram30采用存储器元件k的自旋诱导切换机制。根据自旋诱导切换，在自由层16中的磁化取向可借助于通过存储器元件的自旋极化电流is(未示出)而逆转。写入电流的电子具有由钉扎层12的磁特性预先确定的相当大程度的自旋极化。流动通过自由层16的自旋极化电子转移其自旋力矩，导致自由层中的磁化便改变其方向。在自由层16中的磁化方向可借助于流动通过存储器元件的自旋极化电流is的方向来控制。在存储器元件中的自旋极化电流的方向对应于写入逻辑“0”或对应于在自由层16和钉扎磁性层12中的磁化方向的平行取向。

为了将逻辑“0”写入到存储器元件(例如存储器单元c22的存储器元件k22)，通过将适当的输入信号施加到晶体管tb4的栅极和晶体管tw3的栅极而在存储器元件中产生切换电流is(未示出)。两个晶体管被打开。自旋极化电流is从电源(未示出)流动通过晶体管tb4、位线bl2、存储器元件k22、字线wl2以及晶体管tw3到达接地。对于具有图4a所示构造的存储器元件而言，电流is在从自由层16到达钉扎层12的方向上流动通过隧道势垒层14。自旋极化传导电子在从钉扎层12到自由层16的相反方向上移动。对于电流is的给定方向而言，在自由层16中的磁化将平行于钉扎层12的磁化方向指向。磁化的这种相互取向对应于存储器元件的低电阻状态或对应于逻辑“0”。为了使得这种操作发生，由于背对背肖特基二极管(bbsd)的结构，需要最小的阈值电压。

为了将逻辑“1”写入到存储器元件(例如存储器单元c22的存储器元件k22)，通过将适当的输入信号同时施加到晶体管tb3和tw4的栅极而将写入电流is(未示出)供应到存储器元件k22。晶体管被打开，以及电流is从晶体管tw4流动通过字线wl2、存储器元件k22和位线bl2到达晶体管tb3。在具有图4a所示构造的存储器元件k22中，自旋极化电流is在从钉扎层12到达自由层16的方向上流动。自旋极化电流的这种方向引导自由层16中的磁化反向平行于钉扎层12的磁化方向。磁化的这种相互取向对应于高电阻状态或对应于逻辑“1”。为了使得这种操作发生，由于背对背肖特基二极管(bbsd)的结构，需要最小的阈值电压。

使用tft的主要优点是，可制造多层存储器阵列，其带有在这种存储器层之间的tft层，以便由于电容较低的导线而提供非常高密度的存储器装置、高速运行和低功耗。us6,838,721(garni等人)教导了在切换mram装置中在互连上方使用tft－这是早期的mram技术，其采用通过在单元的mtj叠层的直接上方或下方的导线(即不通过叠层)施加大电流的切换读取方法和写入方法。然而，garni的该专利中的tft不用于写入而使仅用于读取位元，所述位元是由一个晶体管通过复杂的读取过程读取的最多16位的位元。电流源自tft通过若干位元，以便从一组中的若干位元顺序读取一个位元。这对感测放大器提出苛刻的要求。如果尝试读取一组中的多于16位的位元，则由感测放大器测量的电阻的变化变得越来越难以读取或不可能读取。相比之下，本文公开的本发明使得能够仅使电流通过一个位来读取位元；由此，无论阵列的尺寸如何，感测放大器可完全测量电阻的变化。此外，garni也没有教导使用背对背肖特基二极管来实现交叉点存储器阵列，也没有教导使用3d制备多层的这种交叉点存储器阵列以获得更高密度的方法。garni也没有提及使用为本文公开的本发明的优选tft的非晶氧化物半导体(aos)tft。garni仅提及非晶硅(a-si)和多晶硅(p-si)tft。a-sitft具有非常低的迁移率(约1cm²/vs)，这将阻止高速存储器寻址；p-sitft具有较高的迁移率，然而高温处理温度(>500℃)防止在可承受高达约400℃的温度的磁性层上方制造这样的p-sitft。在本文公开的本发明中，优选具有高迁移率的tft和一定的处理温度，其使得能够在仅能承受400℃或更低温度的存储器元件上进行3d构造。具体地，优选迁移率大于10cm²/vs的aostft，更优选的是迁移率大于30cm²/vs、甚至大于100cm²/vs的aostft。期望使用诸如igzo和zto(锌锡氧化物)的aostft的高迁移率和低泄漏性，以便在本文所公开的非易失性存储器装置的低功耗下进行高速运行。最后，garni没有启示将存储器单元制造的技术节点与tft制造的技术节点解耦以实现较低成本的装置制造的优点，这是本文公开的本发明的重要方面。

在可叠层的rram存储器装置中使用igzotft在samsung(三星公司)出版物中公开：low-temperature-growntransitionmetaloxidebasedstoragematerialsandoxidetransistorsforhigh-densitynon-volatilememory(基于低温生长过渡金属氧化物的存储材料和用于高密度非易失性存储器的氧化物晶体管)，advancedfunctionalmaterials，第19卷，第10期，第1587-1593页，2009年5月22日；其内容以其全文通过引用并入本文。论述了igzotft的制造以及在低beol兼容温度下制造的cuo/inzno(cuo/izo)二极管的选择。论述了叠层外围igzo-tft电路的优点。这与本文公开的本发明不同，本文公开的本发明利用存储器阵列下方或上方的区域来放置tft，从而不利用围绕阵列周边的珍贵的晶粒面积。此外，三星公司的该公开内容没有提及相对于用于制造存储器单元的技术节点，用于制造tft的技术节点的解耦。通过将tft定位在存储器阵列的下方或上方，通过选择多个更小的阵列存储器块而不是较少的更大的存储器块，在晶粒面积上没有损失。这是本文公开的本发明的一个关键区别，其给设计者提供灵活性以选择更小的存储器块而不是更大的存储器块。在更大的技术节点制造tft能够使得多层tft的成本保持低水平。对于中等大小的阵列测量而言，也就是说100×100的单元，仅仅选择晶体管的外围电路就可占用超过存储器阵列面积和外围电路面积之和的20％。这是显著量的晶粒面积，其可通过本文公开的本发明的原理被消除，所述原理是使得tft分布在存储器阵列正上方或正下方的面积上。除了节省晶粒面积之外，更大技术节点的薄膜晶体管能用于更低成本的设备，因此提供附加成本节约，但仍保持在更小的技术节点下形成高密度的存储器阵列，而没有晶粒面积的损失。

如上所述，本文限定的tft是任何晶体管，其可在低于450℃的温度下在beol设备中制造。aos薄膜晶体管由于其高迁移性和低处理温度而是优选的。可能合适的其它薄膜晶体管包括化合物半导体(例如，iii-氮化物)薄膜晶体管，包括inn、gan、inaln、gaas、algaas和ingaas薄膜晶体管。这样的化合物半导体薄膜晶体管可提供性能优势(诸如速度)，当在速度具有高重要性的嵌入式存储器的薄膜晶体管层或者应用程序中设计逻辑时，其可能更适用。如本文公开的背对背肖特基二极管(或元件)10的实施例可见于图12a。示例性的背对背肖特基二极管10包括第一金属层02、第二金属层04，和设置于金属层02和04之间的半导体层18。第一金属层02和第二金属层04与半导体层18紧密接触并且形成肖特基接触(或者结点)。

每当金属和半导体紧密接触时，在两种材料之间存在势垒，其防止大多数载流子(电子或者空穴)从一种材料传到另一材料。只有少量的载体具有足够的能量来克服该势垒并且穿过势垒到达另一材料。当偏压施加到结点时，其可具有两种效果之一：其可使得势垒从半导体侧显现为更低，或其可使得从半导体侧显现为更高。偏压不从金属侧改变势垒高度。其结果是肖特基势垒，其也可被称为肖特基接触(或者结点)，其中结点用于对一个偏压极性而不对另一个偏压极性导电。肖特基接触具有非线性和不对称的电流电压(i-v)曲线。

肖特基势垒可至少部分地取决于金属的工作功能、半导体的带隙、在该半导体内的掺杂剂的类型和浓度，以及其它因素。无掺杂或者稍微掺杂的半导体材料和一种金属的结点将形成肖特基接触。

重掺杂半导体材料和金属的结点将形成欧姆接触(电流将在两个方向中的任一个方向上流动：在一个方向上的正向偏压电流，在另一(反向)方向上的隧道效应)。通常情况下，重掺杂半导体和金属的结点形成更小的能量势垒(掺杂水平越重，势垒将越小)。在反向偏压条件下，电荷由于量子力学隧道效应将流动通过该势垒。

在本文公开的背对背肖特基二极管(或装置)10的实施例(图12a)中，第一金属层将具有与半导体层18的肖特基11接触。相应地，第二金属层04将具有与半导体层18的另一肖特基13接触。肖特基接触的取向总体上彼此相反。肖特基接触11和13的相反取向使得背对背肖特基二极管10具有双向切换的这种配置。双向切换当施加具有第一极性的电流时允许电流在第一方向上流动，并且当施加具有第二极性(与第一极性相反)的电流时允许在第二方向(与第一方向相反)上流动。

图12b描绘示出本文公开的背对背肖特基二极管10的双向性质的电路图。如图12b的电路图中所示，第一接触11(图12a)提供第一二极管15的功能，而第二接触13提供第二二极管17的功能。二极管15和17彼此串联连接。第一二极管15允许电流在与第二二极管17相反的方向上流动。

图12c示出用于所公开的背对背肖特基二极管10的电流-电压(i-v)曲线。如图12c中所示，第一二极管15具有阈值电压vt1，在该阈值电压vt1下大量电流开始在第一方向上流动；并且第二二极管17具有阈值电压vt2，在该阈值电压vt1下，大量电流开始在第二(相反)方向上流动。如图12c中所示，vt1和vt2的极性是相反的，且在两个电压下从背对背肖特基二极管10流出的电流的极性也是相反的。这提供下述背对背肖特基二极管10，其基本上阻断电压vt1和vt2之间的电流，并且允许具有第一极性的电流在低于vt2的电压下流动，并且允许具有第二极性的电流在高于vt1的电压下流动。

在用作开关的功能中，这意味着如果将小于vt2的电压施加到背对背肖特基二极管10，则电流将在第一方向上流动；而如果将大于vt1的电压施加到背对背肖特基二极管，则电流将在第二方向上流动。因此，背对背肖特基二极管10可用于控制电流流动通过电连接部件(诸如像非易失性存储器元件)的方向。阈值电压vt1和vt2取决于在半导体层18与金属层02和04接触的相对侧上形成的肖特基势垒。

如本文公开的背对背肖特基二极管10可有利地提供双向切换和承受高驱动电流的能力的组合。由于所公开的背对背肖特基二极管的电流路径的横截面相对较大(与常规mos晶体管相比)，在需要高驱动电流时可以使用本文公开的背对背肖特基二极管，该电流路径的横截面相对较大而使其能够流过相对大的电流。处理高驱动电流的能力可能是有利的，因为该切换然后可用于需要或者期望高驱动电流的部件，其示例是采用自旋诱导切换机制的磁性随机存取存储器(mram)。此外，基于肖特基接触的背对背肖特基二极管10可比采用p-n-结点的常规半导体二极管提供更快的切换。

图12c中所示的假想i-v曲线是对称的。通常情况下，为了使得所公开的背对背肖特基二极管的i-v曲线对称，金属/半导体结点11和13的表面面积以及金属层02和04的材料必须至少基本上相同。具有对称i-v曲线的背对背肖特基二极管在一些应用中是有利的。例如，与存储器元件组合使用的背对背肖特基二极管具有对称i-v曲线可能是有利的。

当结点11和13具有不同的表面面积或者金属层02和04由不同的材料制成，或者半导体层18在与金属层02和04接触的相对侧上具有不同浓度的掺杂剂以及其它条件时，背对背肖特基二极管10可具有不对称的i-v曲线。

可对半导体层18或其部分进行掺杂。掺杂是有意将杂质引入半导体以改变其电性能的过程。所选择的特定掺杂剂可至少部分地取决于最终背对背肖特基二极管中所需的特定性质、待掺杂的半导体材料的特性、本文未论述的其它因素，或其组合。示例性的掺杂剂可包括但不限于iii族和v族元素。在半导体材料是iv族材料(例如硅、锗和碳化硅)的实施例中，iii族或v族元素可用作掺杂剂。具体示例性的掺杂剂可包括但不限于硼(b)、砷(as)、磷(p)和镓(ga)。

金属层02和04可由导电的任何金属材料制成。第一金属层02和第二金属层04可由相同的材料制成，但是也可由不同的材料制成。

在图12a中所示的实施例中，半导体层18由多晶硅(poly-si)制成并掺杂有磷(p)。半导体层的厚度约为100nm。第一金属层02和第二金属层04由钨(w)制成。金属层02和04的厚度约为5nm。

本文公开的背对背肖特基二极管可用作电耦合到非易失性存储器元件以形成存储器单元的选择元件。如本文所述的存储器装置中使用的非易失性存储器单元可包括许多不同类型的存储器元件。可用于本文公开的存储器装置中的一种示例性的非易失性存储器元件包括但不限于电阻式感测存储器(rsm)元件。示例性的rsm元件包括但不限于铁电ram(feram或fram)；磁阻ram(mram或stt-ram)；磁电ram(meram)；电阻ram(rram)；相变存储器(pcm)，也称为pram、pcram或c-ram；可编程金属化单元(pmc)，也称为导电桥接ram(cbram)。

在图13a和图13b中示出采用本文公开的rsm元件和背对背肖特基二极管的存储器单元mc的电路图。在实施例中，存储器单元可包括与背对背肖特基二极管10串联连接的非易失性存储器元件21。存储器单元可在重叠的导线之间的垂直空间中设置在字线(wl)和位线(bl)的交叉区域处。背对背肖特基二极管10和存储器元件21的相对端部(或端子)电连接到重叠的字线wl和位线bl。

在实施例中，rsm元件可以是磁阻(mr)元件(或磁性隧道结(mtj))。mtj以及背对背肖特基二极管可形成磁性存储单元。mtj通常包括由也被称为隧道势垒层的薄绝缘层分隔开的两个铁磁层。在图14a至图14b中示出没有导电字线和位线的磁性存储器单元的实施例。图14a中所示的存储器单元30a包括与背对背肖特基二极管10串联连接的mtj31，其包括如上所述和示例的半导体层18、第一金属触点02和第二金属触点04。mtj31包括被隧道势垒层33分隔开的钉扎铁磁层32和自由铁磁层34。钉扎层32和自由层34可独立地具有多层结构。钉扎层34具有由实线箭头m32所示的固定磁化方向。自由铁磁层34具有由两个箭头(实线和虚线)描绘的可变磁化方向m34。存储器单元30a包括具有垂直磁化方向(或垂直各向异性)的mtj31。mtj31形成在背对背肖特基二极管10的上方。该取向总体上仅意在示出非易失性存储器元件21与金属触点之一串联电连接(图15b示出磁性存储器元件31电连接到第二金属触点04，但它当然可以是第一金属触点02)。存储器单元30a还可包括未示出的若干附加层，诸如种子层、盖层等。

钉扎层32可由(co/pt)/cofeb多层构成，其具有厚度为约8nm的(co/pt)超晶格和厚度为约2nm的cofeb层。自由层34可由cofeb(1.5nm)/(pt/co(2.5nm))多层制成。cofeb层与由mgo制成并且厚度约为1.1nm的隧道势垒层33直接接触。

自由层34用作存储器层，并且可具有两个稳定的磁化方向，这两个稳定的磁化方向与钉扎层32的磁化方向平行或反向平行。在跨过隧道势垒层33的方向上测得的mtj31的电阻取决于在自由层34和钉扎层32中的相互磁化取向m32和m34。其可由垂直于衬底表面(未示出)流动跨过mtj31的自旋极化切换电流is的方向来有效地控制。自旋极化电流is可逆转自由层34的磁化方向m34。当自由层和钉扎层的磁化彼此平行时，mtj31的电阻低(逻辑“0”)，而当磁化相互反向平行时，mtj31的电阻高(逻辑“1”)。在室温下，两个逻辑状态之间的电阻差可在约100％至600％的范围内。

将数据写入到自由层34可通过在垂直于衬底的方向上流动通过mtj31的自旋极化电流is来提供。更具体地，当自旋极化电流is从自由层34通过隧道势垒层33流到钉扎层32(实心向下箭头)时，导电电子在从钉扎层32到自由层34的相反方向上流动。存储钉扎层32的自旋信息的电子注入到自由层34内。所注入电子的自旋角动量根据自旋角动量守恒定律被传递到自由层34的电子。这迫使自由层34的磁化方向m34(实心箭头)与钉扎层32的磁化方向平行取向(逻辑“0”)。

另一方面，当自旋极化写入电流is从钉扎层32流动到自由层34(虚线向上箭头)时，自旋极化电子在从自由层34到钉扎层32的相反方向上流动。传递具有与钉扎层32的磁化方向平行的自旋取向的电子。具有与钉扎层32的磁化方向反向平行的自旋的电子被反射。结果，自由层34的磁化取向m34(虚线箭头)被迫与钉扎层32的磁化方向反向平行指向(逻辑“1”)。

通过测量mtj31的电阻并将其与参考元件(未示出)的电阻进行比较来提供存储在mtj31中的数据读取。

图14b描绘了磁性存储器单元30b的示意图，其包括垂直磁化的mtj31，其设置在具有相反极性的两个肖特基接触11和13之间。存储器单元30b包括位于mtj31的相对端部上的两个半导体层18和36。第一肖特基接触由第一金属层02和第一半导体层18形成。相应地，第二肖特基接触13由第二半导体层36和第二金属层04形成。

图15a和图15b示出包括磁性存储器单元40a和40b，其包括垂直的mtj31(由具有垂直磁化的磁性材料制成的mtj)，其带有钉扎层32，该钉扎层具有合成反铁磁结构。钉扎层32包括钉扎铁磁层42和参考铁磁层44，它们通过由非磁性金属诸如ru或类似材料制成的间隔层43基本上反铁磁性地交换耦合到彼此。参考层中的磁化方向m44通过与钉扎层42的反铁磁交换耦合来固定。钉扎层32的反铁磁性结构提供由钉扎层32在自由层34附近产生的边缘场的消除。消除边缘磁场可提供用于写入逻辑“0”或“1”所需的切换电流is的相等幅度。此外，合成钉扎层可改善mtj31的热稳定性，更具体地，可以改善自由层34的热稳定性。

磁性存储器单元40a和40b通过mtj31的结构彼此区分开。单元40a包括mtj31，其中自由层34邻近背对背肖特基二极管10设置。存储器单元40b具有自由层34，其远离背对背肖特基二极管10定位。自由层34可由cofeb(1.5nm)/(pt/co(2.5nm))多层制成。钉扎层42可由具有约10nm厚度的(co/pt)超晶格制成。钉扎层42可由(co/pt)/cofeb多层制成，其(co/pt)超晶格的厚度为约5nm，cofeb层的厚度为约2nm。cofeb层与隧道势垒层33直接接触，该隧道势垒层33由mgo制成并具有约为1.1nm的厚度。钉扎层42和参考层44可由厚度为约0.9nm的由ru制成的间隔层43反铁磁性交换耦接到彼此。

图16a和图16b示出磁性存储器单元50a和50b的示意图，该磁性存储器单元50a和50b采用由具有平面内磁化的磁性材料制成的mtj31。自由层、钉扎层和参考层中的磁化方向分别用虚线或实线箭头m34、m42和m44示出。为了在钉扎层42中提供固定的磁化方向m42，该层具有与反铁磁层55的基本上交换耦合。层42和55彼此直接接触。参考层44的磁化方向m44借助于通过间隔层43与钉扎层42的交换耦合来固定。存储器单元50a和50b由背对背肖特基二极管10相对于mtj31的位置和由mtj31中的自由层34的位置彼此区分开。存储器单元50a和50b可具有椭圆形形状，以给由具有平面内磁化(各向异性)的材料制成的自由层34提供所需的热稳定性。

存储器单元50a和50b的自由铁磁层34可由厚度约为2.2nm的cofeb制成。钉扎层可由具有约3nm厚度的cofe制成，其与由irmn制成并具有约15nm厚度的反铁磁层55反铁磁性交换耦合。参考层44可由厚度约为3nm的cofeb制成。间隔层可由厚度为0.9nm的ru制成。隧道势垒层33可由mgo制成并且厚度约为1.1nm。

在实施例中，rsm单元可以是rram单元或pcram单元。图17是示意性电阻随机存取存储器(rram)单元40的示意图。rram单元40包括串联电连接的电阻存储器元件51和背对背肖特基二极管10。电阻存储器元件51可包括介质层56，其通过改变介质层56的电阻来响应于电流或电压脉冲。这种现象可被称为通过改变介质层56的化学成分或结晶结构而产生的电脉冲诱发的电阻变化效应。这种效应例如将存储器元件的电阻(即，逻辑状态)从一个或多个高电阻状态改变为低电阻状态。介质层56介于第一电极52和第二电极54之间，并且用作rram或pcram单元的数据存储材料层。第一电极52和第二电极54电连接到电压源(未示出)。第一电极52和第二电极54可由任何有用的导电材料形成，诸如金属。

形成介质层56的材料可以是任何已知的有用的rram材料。在实施例中，形成介质层56的材料可包括氧化物材料，诸如金属氧化物。在一些实施例中，金属氧化物是二元氧化物材料或复合金属氧化物材料。在其它实施例中，形成介质层56的材料可包括硫族化物固体电解质材料或有机/聚合物材料。

二元金属氧化物材料可表示为mxoy的化学式。在该式中，字符“m”、“o”、“x”和“y”分别指金属、氧、金属组成比和氧组成比。金属“m”可以是过渡金属和/或铝(al)。在这种情况下，过渡金属可以是镍(ni)、铌(nb)、钛(ti)、锆(zr)、铪(hf)、钴(co)、铁(fe)、铜(cu)和/或铬(cr)。可用作介质层66的二元金属氧化物的具体示例包括cuo、nio、coo、zno、cro2、tio2、hfo2、zro2、fe2o3和nb2o5。

在实施例中，金属氧化物可以是任何有用的复合金属氧化物，诸如像具有式pr0.7ca0.3mno3或srtio3或sizro3的复合氧化物材料，或掺杂有cr或nb的这些氧化物。该复合物还可以包括lacuo4或bi2sr2cacu2o8。固体硫族化物材料的一个示例是含有银(ag)组分的锗-硒化物(gexse100-x)。有机材料的一个示例是聚(3,4-亚乙二氧基噻吩)(即pedot)。

rsm单元还可包括具有与图6a类似结构的铁电电容器，使用诸如锆钛酸铅(简称“pzt”)或srbi2ta2o9(简称“sbt”)的材料。在这样的存储器单元中，可以使用电流来切换极化方向，并且读取电流可以检测极化是向上还是向下。在这样的实施例中，读取操作是破坏性过程，其中单元将丢失其中包含的数据，需要刷新以将数据写回到单元。

图18示出磁性存储器单元的示意图，其包括电耦合到重叠字线wl和位线bl的mtj31和背对背肖特基二极管10。mtj31采用具有在钉扎层32和自由层34中垂直磁化的磁性材料。存储器元件采用混合切换机制，其使用同时施加到mtj31的自旋极化电流is和偏置磁场hb的联合效应。偏置磁场hb由供应给该位线bl的偏置电流is产生。流动通过位线bl的偏置电流ib产生沿着自由层34的硬轴施加的偏置磁场hb(由箭头所示)。为了定位和放大mtj31附近的偏置磁场，位线bl包括具有磁通量集中器(磁通量包层)74的导线72。磁通量集中器74由具有高导磁率和低矫顽力的软磁材料制成，诸如nife。磁通量集中器74包括形成在位线bl的面对mtj31一侧上的非磁性间隙76。自由层34邻近非磁性间隙76设置，其中偏置磁场hb具有最大值。可以在自由层34和位线bl之间放置附加层，诸如种子层。在自由磁性层34和位线bl之间插入一个附加层(或多个附加层)可导致偏置场的减小。磁场hb以与自由层18和含有非磁性间隙76的位线表面之间的距离几乎成反比的方式减小。混合写入机制可提供显著降低的自旋极化电流is，提高切换速度，存储器单元的耐久性等优点。

本文公开的存储器单元可用于存储器阵列。在实施例中，如本文所公开的存储器单元可用于交叉存储器阵列。图19中示出了交叉(或交叉点)存储器阵列的示例性图示。示例性的交叉存储器阵列180包括大致并行的导电字线wl的第一层，其由大致并行的导电位线bl的第二层重叠(或位于其下)。在实施例中，导电位线bl可在取向上基本上垂直于导电字线wl。在实施例中，字线和位线之间的取向角可以不是垂直的。两层导线形成栅格或交叉，每个位线bl重叠所有的字线wl，并且在代表两条导线之间最近距离的导体交叉点处与每个字线wl紧密接触。导电字线和位线可具有矩形、正方形、圆形、椭圆形或任何其它规则或不规则的横截面。导电字线和位线可具有不同的宽度或直径和纵横比或偏心度。

如上所公开的存储器单元可设置在存储器阵列的导线交叉点处。在实施例中，公开的存储器单元可布置在基本上所有的导线交叉点处。由公开的存储器单元连接的导线交叉点可被称为“交叉结点”或“交叉点结点”。交叉结点可以涉及或可以不涉及字线和位线之间的物理接触。如图19中所示，两条导线在它们的重叠点处没有物理接触，但是字线wl与位线bl之间的间隙由存储器单元mc跨越，存储器单元m在字线wl与位线bl最近的重叠点处位于两条线之间。存储器阵列180的每个存储器单元mc包括与存储器元件21串联连接的背对背肖特基二极管10。每个存储器单元在一个端子处电连接到适当的字线wl，以及在另一个端子处电连接到适当的位线bl。字线wl电耦合到列解码器186。位线bl的相对端部通过p-型pt和n-型ntmos晶体管电耦合到行解码器182和184。p-型晶体管的源极端子连接到电流源188。n-型晶体管nt的源极端子连接到接地。存储器阵列中的存储器单元mc的选择可通过给位线bl和字线wl应用适当信号来完成。所选择的存储器单元mc位于这些线的交叉点处。

应当注意，驱动器晶体管处于线性范围内以控制通过电阻元件的电流。这可通过p-mos或n-mos晶体管实现。然而，优选的tft(aostft)仅为nmos型。

图20示出根据另一实施例采用本文公开的背对背肖特基二极管的非易失性存储器的电路图。存储器190包括两个存储器层ml1和ml2。每个存储器层包括设置在字线和位线的交叉区域处的存储器单元mci和mc2的阵列。每个存储器单元(mci或mc2)包括与背对背肖特基二极管10串联连接的存储器元件21。存储器层ml1和ml2共同连接到位线bl。

所公开的存储器单元可有利地用于存储器阵列中，因为包括在存储器单元中的切换装置可用作集成的选择元件，其可避免或最小化由于潜行电流而在读取、写入和擦除操作期间对非预期存储器元件的干扰。本文公开的切换装置与mram组合是特别有利的，因为mram需要使用相反极性来执行写入和擦除操作。

因此，公开了肖特基二极管开关和包含该肖特基二极管开关的存储器单元的实施例。上述实施方式和其它实施方式都在本公开的范围内。本领域技术人员将理解的是，本公开可用所公开实施例之外的实施例来实施。所公开的实施例是为了说明而不是限制的目的而呈现的，并且本公开仅由所附权利要求限制。

在本公开的实施例中，材料和其厚度的选择具有宽的自由度。

半导体层18和36可包括任何半导体材料。可用于半导体层18和36的示例性半导体包括但不限于硅(si)、含si化合物、锗(ge)、含锗化合物、含铝(al)化合物、含硼(b)化合物、含镓(ga)化合物、含铟(in)化合物、含镉(cd)化合物、含锌(zn))化合物、含铅(pb)化合物等。示例性元素和化合物半导体包括但不限于si，例如晶体si、多晶si、ge、sic、sige、alsb、alas、aln、alp、bn、bp、bas、gasb、gaas、gan、gap、insb、inas、inn、inp、alxga1-xas、inxga1-xas、ingap、alinas、alinsb、gaasn、gaasp、algan、algap、ingan、inassb、ingasb、algainp(也称为inalgap、ingaalp、alingap)、algaasp、ingaasp、alinasp、algaasn、ingaasn、inalasn、gaassbn、gainnassb、gainassbp、cdse、cds、cdte、zno、znse、zns、znte、cdznte、czt、hgcdte、hgznte、hgznse、cucl、pbse、pbs、pbte、sns、snte、pbsnte、tl2snte5、tl2gete5、bi2te3、cd3p2、cd3as2、cd3sb2、zn3p2、zn3as2、zn3sb2、sno2、in2o3、cdo、cu2o、ingazno、znsno、zno、inzno、agsbo3、2cdo·geo2、2cdo·pbo、cds·in2sx等。半导体层18的厚度可在10nm至500nm的范围内，以及更具体地在20nm至100nm的范围内。

半导体层18和36或其部分可以掺杂。掺杂是有意将杂质引入半导体以改变其电性能的过程。所选择的特定掺杂剂可至少部分地取决于最终背对背肖特基二极管所需的特定性质、待掺杂的半导体材料的特性、本文未论述的其它因素，或其组合。示例性的掺杂剂可包括但不限于iii族和v族元素。在半导体材料是iv族材料(例如硅、锗和碳化硅)的实施例中，iii族或v族元素可用作掺杂剂。具体示例性的掺杂剂可包括但不限于硼(b)、砷(as)、磷(p)和镓(ga)。

金属层02和04可由下述材料制成，所述材料包括但不限于钨(w)、钛(ti)、铬(cr)、钼(mo)，或贵金属，诸如金(au)、铂(pt)、银(ag)、钯(pd)、铑(rh)、铜(cu)，或铁磁性金属，诸如镍(ni)、钴(co)、铁(fe)，或它们的硅化物，诸如w-si、ti-si、pt-si、pd-si、ni-si或基于它们的合金，诸如nicr、tiw等。

优选的材料是由zhang和huang所报道的具有高开/关电流比的材料，诸如cutaoxpt：具有超突变切换过程和高开/关电流比的mim二极管(amimdiodewithultraabruptswitchingprocessandhighon/offcurrentratio),lijiezhang,ruhuang,instituteofmicro-electronics,pekinguniversity,beijing100871,p.r.china,ecstransactions；35,4；923-930,氮化硅、二氧化硅和新兴电介质国际研讨会(siliconnitride,silicondioxide,andemergingdielectricsinternationalsymposium)；第11期；氮化硅、二氧化硅和新兴电介质(siliconnitride,silicondioxide,andemergingdielectrics),2011。该论文由此以其全文通过引用并入本文。由zhang和huang所报道的mim二极管具有10⁶的开/关电流比、低切换电压(0.7v)，并且可在低温beol设备中制造。

另外优选的低温beol兼容二极管在bethune等人于2013年2月21日提交的美国专利申请公开2013/0044532中有所描述，该美国专利申请公开以其全文通过引用并入本文。

本文公开的发明应不限于作为双向选择开关的背对背肖特基二极管。尽管附图、实施例和说明集中在背对背肖特基二极管上，但存在双极开关的其它发展，其也表现出用于交叉点存储器阵列的必要的非线性特性。这些其它选项包括以下出版物中公开的互补电阻开关：1)用于无源纳米交叉存储器的互补电阻开关(complementaryresistiveswitchesforpassivenanocrossbarmemories)，linne,rosezinr,kuegelerc,waserr.natmater.2010年5月；9(5):403-6.doi:10.1038/nmat2748。epub2010年4月18日；以及2)基于非晶碳的纳米级双极和互补电阻开关存储器(nanoscalebipolarandcomplementaryresistiveswitchingmemorybasedonamorphouscarbon),chaiy,wuy等，ieeetransactionsonelectrondevices，第58卷，第11期，2011年11月。另外，由ibm推出的齐纳二极管和含cu和其它混合离子电子导体(meic)(zenerdiodesandcu-containingandothermixedionicelectronicconductors(meic))[参考文献：riess，solidstateionics，157，1(2003)foranoverviewofmiecmodels]可用作双极开关(或双向选择开关)，并且不脱离本文公开的本发明的精神和范围。在将背对背肖特基二极管结合到存储器阵列中的某些实施例中，金属层02和/或04可以是导电位线或字线，mtj叠层的钉扎层或自由层(在mram存储器单元的情况下)或包括附加层，该附加层设计用于改变背对背肖特基二极管的电阻以实现适当阈值电压。因此，双向选择开关应包括但不限于背对背肖特基二极管、互补电阻开关、混合离子电子导体、齐纳二极管，以及表现出用于交叉点存储器阵列的双极开关的必要非线性特性的其它元件或结构。

此外，本文公开的发明应不限于在每个存储器元件处使用背对背肖特基二极管或其它开关。如果例如存储器元件的电压或电流阈值对于给定的矩阵阵列和相关的驱动器电路和驱动方法的开/关切换足够远地分开，则可能不需要在每个存储器元件处的这种开关来控制潜行路径。

钉扎层55可由合金制成，诸如由femn、irmn、ptpdmn、nimn等制成。

关于数字集成电路，工艺技术是指制造硅芯片的具体方法。集成电路制造背后的驱动力是小型化，并且工艺技术归结为成品晶体管和其它部件的尺寸。工艺技术的某个最小特征尺寸也被称为“技术节点”或“工艺节点”。特征例如可以是导线的宽度、mtj叠层的宽度或晶体管端子的宽度。使用交叉点架构可以实现更高密度的存储器阵列，并在较小尺寸的技术节点下制造。最先进的工艺技术节点已经随着半导体加工技术的进步而演进，其从1985年的1000nm的最小特征尺寸到1999年的180nm，到2008年的45nm，2012年的22nm，以及在2014年由英特尔实施的14nm。到2020年，预计7nm的工艺技术节点可用于实现7nm的最小特征尺寸。

本发明的一个关键优点在于，用于制造包括bbsd和导线的存储器阵列(统称为“mtj层”)和tft阵列(tft层)的技术节点被解耦。换言之，根据tft层的期望功能，可以使用用于制造mtj层的相同技术节点(例如，45nm)来制造tft，或者优选地，为了降低成本并且事实是与存储器元件数(m×n)相比，所需的tft的数量显著更少，例如使用((2×n)+(3×m))，则可在制造tft期间使用较大的技术节点(例如，65nm、90nm、130nm或更大)。此外，不需要沿着存储器阵列的周边放置tft，如us2012/0281465中所公开的那样；相反，tft被直接制造在存储器阵列之上或之下，以被寻址。可以垂直地实现tft与它们各自的导线的互连，而不需要复杂的横向互连，从而在低功耗下提供高速运行。tft不需要在常规mos(例如，cmos)制造厂所需的前端工艺设备；因此，由于beol设备可以制造晶体管，因此tft的成本显著低于基于mos的晶体管。消除对基于mos的晶体管的需要也允许使用较低成本的衬底，诸如玻璃，例如包括硼硅酸盐玻璃、钠钙玻璃或石英。此外，用于存储器元件制造和tft制造的技术节点的解耦可使用更大的技术节点设备用于tft制造，这提供额外的成本降低。这是由于较大技术节点tft制造的设备成本较低的事实，因为它可能会从在较旧的半导体晶圆厂中多年来的运行中完全(或几乎完全)贬值。

数据可通过自旋诱导切换机制或通过混合切换机制记录到磁性隧道结，混合切换机制包括自旋极化电流和施加到磁性隧道结的偏置磁场的同时效应。

图10a是示出在各个中间点处的导线(位线或字线)的互连部分的一部分的顶视图，以允许简单地连接到位于存储器阵列区域上方或下方的大晶体管的阵列。该图意在表示这样一个事实，即尽管制造tft所需的面积远大于存储器单元的面积，但tft可在mtj层上方或下方的区域上布置，使得在fm技术节点下制造的导线之间的互连连接到在ft技术节点下制造的tft端子，而不需要复杂的横向互连布线，从而与需要更长互连的其它设计相比，由于电容较低的导线而在低功耗下提供高速运行。tft端子仅需要连接在导线的一部分处，并且可以以这样一种方式布置tft，以使得由于与mtj层相比用于制造tft层的大得多的工艺技术节点所产生的对准挑战而造成的断开最小化。

图10b是示出在各个中间点处的字线和位线的互连的一部分的顶视图，以允许简单地连接到位于存储器阵列区域上方或下方的大型晶体管的阵列，但是其配置为字线和位线面对相同的方向以连接到tft阵列。这是有吸引力的，以便使用一层tft来对字线和位线两者寻址，并且对于用于字线和位线两者的tft阵列不需要单独的制造步骤。图10示出例如导电字线(85)，其从存储器阵列的另一侧包绕以面对与用于互连到tft阵列的导电位线(84)相同的方向。用于导线和薄膜晶体管(82)之间的互连的区域被适当间隔开以允许更大的最小特征尺寸晶体管在用于薄膜晶体管(81)的可用区域中连接到存储器阵列的较小特征尺寸导线。用于给定存储器层的多于一组导线可被包绕以面对与要附接到tft的其它导线相同的方向，这允许得出低成本的多层存储器阵列。图41a至图41e示出将来自多层存储器(例如，如图41a至图41e所示的5)的所有导电位线和字线带到所有连接都面对与tft阵列相同方向以进行互连的水平。

图11a和图11b进一步示出本发明关于在制造存储器阵列层(包括bbsd和导线(mtj层))和tft阵列(tft层)中将工艺技术节点fm和ft解耦的优点。如下面的实施例中所描述的那样，设计者可以选择将晶体管放置在本文公开的各种tft层上的许多配置。图11a和图11b仅用于一种配置，即第三实施例中的配置，其中单层tft阵列可具有至少2n个晶体管，以提供用于mtj层的位驱动器电路。

tft的典型尺寸(面积)为12ft²(t)，但可以更小或更大。交叉点存储器单元的大小(面积)通常为4fm²。[存在其中存储器单元可具有椭圆形或非方形形状的情况；因此，单元面积可以是6fm²或甚至更大。为了本文的目的，4fm²的正常尺寸被称为交叉点存储器单元的尺寸]。对于由m×n个单元(位元)组成的给定矩阵或存储器块，所需的面积为m×n×4fm²。为了考虑与位导线互连的tft层所需的面积，可能需要2×n个tft(选择晶体管)。tft所需的面积(假定每个tft为12ft²的典型面积)等于24ft²×n。计算mtj层和tft层两者的等效面积将给在给定的用于存储器单元的fm技术节点下的m字线的给定矩阵提供最大的ft。因此，

对于m×n×4fm²(mtj层面积)＝24ft²×n(tft层面积)，

得到ft(max)＝(m×fm²/6)的平方根。

以fm＝45nm为例，以及100个字线的矩阵，最大ft＝184nm。假设m＝n，则100×100(10k比特)的存储器块将占据约9微米×9微米的正方形面积。如上所述，优选地还包括用于紧密靠近选择晶体管的解码器逻辑和带隙逻辑的晶体管。因此，设计者可以选择ft＝130nm(约288％×fm)，与ft＝184nm将提供的相同空间中的晶体管数量相比，这将提供多至两倍的晶体管数量。应该注意的是，在实践中，184nm不是可用的工艺技术节点；然而，180nm是。图11a和图11b意在示出通过将mtj层所需的技术节点与tft层所需的技术节点相解耦，对于设计人员而言可获得选择最小特征尺寸(技术节点)的广泛范围的灵活性，从而优化产品设计最重要的参数，无论是成本、速度、密度还是功率。保持fm＝45nm，在该示例中，如果m＝1000(假定m＝n的1m比特的存储器块)，则最大ft＝581nm(>1000％×fm)。

45nm的工艺技术节点在2008年被引入。如果看到fm＝7nm(预计在2020年可用的技术节点)，并且m＝10000，则ftmax＝286nm(假设为12ft²的tft面积仍然是典型尺寸)。如果假设m＝n，则存储器块将具有100m比特，占据140微米×140微米的面积。这相当于每平方英寸约400gbytes。使用五(5)层mtj层，可在基本上在beol设备中制造2tb/平方英寸的设备，其中包括全部字和位驱动器选择晶体管、读取晶体管和解码器逻辑晶体管，并在低成本的为180nm或130nm的技术节点下制造。

在此应当注意的是，在附图和实施例中使用的术语“tft层”和tft-l1、tft-l2、tft-l3...tft-ln可指代单层tft阵列或多层tft阵列。图11a和图11b的计算假设是单层tft阵列。然而，可以设计和制造多于一层的tft，其与单层tft阵列相比可以使用更大的技术节点。备选地，相同的技术节点但是更多的tft层提供可放置在给定区域中的更多数量的晶体管。这允许设计的灵活性。例如，图11b表示即使在相对较小尺寸的存储阵列(m＝10)下，最大ft大于fm，表明用于甚至更小尺寸存储器阵列的tft驱动器电路可位于同一区域中的存储器阵列的上方或下方。这可在用于fm的与ft相同或稍微较大的技术节点下实现，或者可以添加一层或多层附加的tft层，这将放宽技术节点要求并实现更大的成本更低的技术节点tft的制造。这对于某些嵌入式存储器设计而言可能是有益的。tft层之间的金属层互连和相关绝缘体层的设计以及mtj层的tft端子和导线之间的连接是已知的技术，因此本文的附图和描述仅用于说明，而不需要这种互连的详细图示。

应当注意的是，虽然本文公开的本发明最适于对于许多存储器单元仅需要一个晶体管的交叉点存储器设计，但是本发明也可以应用于每个存储器单元需要一个晶体管的存储器设计。通过利用在多层(即3d)中制造tft的能力，尽管晶体管(tft)可能大得多，但存储器阵列可配置为4fm²设计。在这种情况下，制造一层n个tft用于对较少数量的存储器单元寻址，因此需要多层tft来确保每个存储器单元被一个tft单独寻址。

高密度i/o

本文描述的tft也可应用于使得当前可用于当前技术的来自ic的高得多的输入-输出(i/o)连接，从而通过使其能够在更短的时间段内执行更多的操作来改善ic的性能。更多的i/o连接将有助于减轻大多数微处理器和其它逻辑装置中存在的i/o边界限制问题。为了本文所述的目的，宽i/o被限定为在单个晶粒上或要连接到单个晶粒的衬底上的超过2000个i/o引脚连接。

在计算机科学中，i/o边界限制是指一种条件，在该条件下，完成计算所需的时间主要由等待输入/输出操作完成所花费的时间来确定。这与cpu边界限制的任务是相反的。当请求数据的速率低于使用数据的速率时，或者换言之，花费更多的时间来请求数据而不是处理数据，就会出现这种情况。

从其开始，i/o边界限制状态就被认为是计算中的一个问题。由许多计算装置采用的vonneumann架构基于逻辑上分离的中央处理器单元，其请求来自主存储器的数据、处理数据并写回结果。由于数据必须沿着具有受限数据传输速率的总线在cpu和存储器之间移动，所以存在称为冯诺依曼瓶颈的已知情况。简单而言，这意味着cpu和存储器之间的数据带宽往往会限制总体的计算速度。在构成计算机的实际技术方面，冯诺依曼瓶颈预测出很容易地使得cpu执行计算的速度比为此所需的数据供应速度更快。

在最近的历史中，冯诺依曼瓶颈越来越明显。现代计算机的设计理念是基于物理上分离的cpu和主存储器。有可能使cpu以高数据传输速率运行，因为数据在它们内部跨过微小距离的位置之间移动。然而，cpu和主存储器之间的物理分离需要数据总线跨过数厘米或更长的较长距离来移动数据。使系统的这一部分运行得足够快速以跟上cpu的问题对于设计人员而言是一项很大的挑战，因为随着cpu速度的加快，进程往往会受到更多的i/o边界限制。

图24是冯诺依曼计算机模型的示意图；计算引擎分为三个主要部分：(1)中央处理单元(“cpu”)：控制单元(指令解码，操作排序)，数据通路(寄存器，算术和逻辑单元，总线)，(2)存储器：指令(程序)和操作数(数据)存储，以及(3)输入/输出(i/o)：cpu与外界之间的通信。i/o连接、总线和相关控制器通常也被称为i/o接口。图25示出典型系统架构，其中总线将cpu连接到外部资源，诸如存储器、存储(硬盘驱动器，磁带驱动器，固态驱动器)、图形输出装置(显示器)和网络通信(例如，wi-fi，lan，以太网，互联网)。

对于半导体芯片和其它装置之间的高密度互连，越来越多地使用直接芯片附接(dca)方法。dca通常被称为“倒装芯片”。其是用于半导体装置的一种类型的安装，如不需要引线接合的集成电路。相反，最终的晶片加工步骤将焊料珠沉积在芯片焊盘上。将晶片切割成单独的晶粒后，将倒装芯片倒置安装在封装内/封装上，并将焊料回流。倒装芯片通常会经历底层填充工艺，其将覆盖晶粒的侧面，类似于封装工艺。术语“倒装芯片”来自于晶粒的倒置(倒装)安装。这使得芯片焊盘和它们的焊珠朝下放在封装上，而晶粒的背面朝上。一般工艺流程如图26中所示。这种安装也被称为受控塌陷芯片连接或c4。倒装芯片可以安装到球栅阵列(图27)中-在ic行业中的一种流行封装形式或直接放置在印刷电路板(pcb)上。倒装芯片也可直接连接到另一个芯片-一种实现3d电路的方法，尽管不是单片的，而是通过晶粒的叠层。还引入了焊珠的替代方案，包括金球或模制螺柱、导电聚合物和通过化学方法去除绝缘电镀的“电镀凸点”工艺。

随着多核cpu和固态硬盘(ssd)取代硬盘驱动器(hdd)，不断增加的带宽需求持续增长。提高带宽的解决方案主要集中在更快的i/o适配器和i/o切换器上，然而，通过大幅增加与cpu芯片的i/o连接，也可以实现显著的带宽改善。

典型cpu上的焊盘或i/o连接的数量是受限的，并且通常包括晶粒面积的大约10％至15％，通常位于芯片周边附近。如上所述，增加i/o连接数量将有助于解决i/o边界限制问题；然而，这将需要额外的晶粒面积和增加的信号路径长度。图28示出用于驱动输出和输入信号的基本i/o电路。用于i/o电路和相关部件的晶体管(291和292)通常显著大于用于逻辑和其它芯片上电路的晶体管，这是由于以下事实，即i/o信号必须发送与芯片上电路的短内部距离相比的在芯片外的显著更远的距离。因此，在当前的方案下添加更多的i/o电路将导致不可接受的晶粒面积占用。提高i/o性能的优选方案是增加芯片上的连接(焊盘)数，以便随后与外部装置互连，而不需要不可接受的附加晶粒面积。这通过用tft实施i/o电路来实现。

图29示出芯片上现有i/o电路的典型示例。如前所述，用于i/o(302)的芯片上的电路通常占晶粒面积的10％至15％，通常位于芯片的外围周围，由此核心电路(301)将位于85％至90％的内部面积内。由于常规的芯片是用cmos电路(311)制造的，因此所有的电路(晶体管)都必须位于其中已经创建了必要的p沟道和n沟道的硅衬底(314)层上。换言之，在衬底上的第一层cmos电路层的上方没有制造晶体管的可行手段。晶粒表面上的i/o焊盘可分布到晶粒的整个面积，以提供更大的焊盘间距用于随后的连接。本文公开的本发明提出，利用tft作为用于i/o的必需晶体管的全部或一部分，从而能够增加显著更多的i/o连接(焊盘)并且改善由i/o产生的性能瓶颈。这因为下述事实是可能的，所述事实即tft可被制造在衬底上的核心电路的上方(主要是常规cmos，但不限于cmos)，并且因此在整个晶粒面积上分布并且如果需要可具有附加的3d层。因此，虽然典型的半导体芯片可具有高达400个或更多个i/o焊盘，但通过利用tft用于一些或所有i/o电路要求，i/o焊盘的计数现在可能会急剧增加，可能高达10倍至20倍或者更多。例如，精细间距dca可在约0.1mm(100微米)的间距处进行处理；随着近来技术的不断发展，间距密度的提高使晶粒和晶片以20微米和更小的间距进行叠层成为可能。

图30示出本文公开的本发明的基本原理。通过利用tft电路(313)而不是常规cmos，i/o电路(312)可制造在下面的核心电路的顶部上，其可以是常规的晶体硅cmos(311)或tft。因此，芯片的整个面积的大部分可以专门用于i/o电路，从而可以实现用于芯片外接口的高得多的焊盘计数，从而提高性能。例如，如果需要的话，测得为1厘米x1厘米的芯片现在可包含多达10000个i/o焊盘，假设焊盘间距(p)为100微米。具有10000个i/o焊盘的芯片现在可包含6000个信号i/o引脚，3000个vdd和vss引脚以及1000个用于热管理的散热器引脚。

通过允许这么大数量的i/o连接，可分别在200mbps或100mbps的相对较低(与lpddr4相比)引脚总线速度下采用为4096比特或8192比特的超宽数据总线，以提供为102.4gb/秒的进出芯片的总数据传输带宽。可通过使用更高的总线速度电路和较低的i/o焊盘计数来实现类似的传输速率；例如，3200mbps×256个i/o连接将提供102.4gb/秒的传输带宽。为3200mbps的总线速度相当于由2014年8月基于弗吉尼亚州阿林顿(arlington，va)的标准组织jedec固态技术协会(jedec)建立并出版的低功率双倍数据速率4(lpddr4)标准(jesd209-4)中标识的总线速度。在3200mbps/引脚下的128引脚总线宽度将提供51.2gb/秒的传输带宽。

由超先进电子技术联盟(theassociationofsuper-advancedelectronicstechnologies'(aset))、集成基础技术研究实验室(integrationbasictechnologyresearchlab)(日本)在2013年推出了超宽总线。然而，由aset描述的实施技术涉及一种复杂的晶片与晶片的贴装方法，其将非常薄的硅插入件晶片作为互连-这是复杂的硅通孔(tsv)工艺，这是提出产量问题的主要制造挑战。所提出的逻辑到存储器芯片互连i/o电路将不包括较大的esd块，并且将不需要过大的晶体管，因为例如与印刷电路板上的相邻芯片的芯片外通信相比，传输长度(芯片到芯片)相当短。因此，由于i/o电路不会被针对这样的更高功率信号要求进行设计和评估的事实，由aset描述的技术对于与其它相邻芯片的芯片外通信是不可行的。为了与这样的相邻芯片进行通信，用于这种大数量i/o焊盘的i/o电路的尺寸而言在常规的cmos电路中在经济上是不可行的。然而，通过利用tft，根据本文公开的本发明，可以在下面的核心电路上方的大多数晶粒面积上制造这样大型i/o电路，从而使得能够在印刷电路板上的芯片之间实现超宽总线接口。

jedec于2014年8月进一步公布可wideio2标准(jesd229-2)，确定了针对未来移动存储器接口的最低要求。wideio2标准同时也促进了与更宽的总线耦联的较慢的总线速度来实现未来高数据传输带宽的要求。在wideio2中指定总线速度为800mbps/引脚。因此，要实现由lpddr4采用128引脚总线宽度在32000mbps/引脚下提供的相同的51.2gb/秒的数据传输，wideio2在800mbps/引脚下需要512引脚总线宽度。总线引脚速度降低4倍需要总线宽度增加4倍，以实现相同的数据速率。在wideio2中规定的实现高数据传输带宽的800mbps/引脚的较慢总线速度是与相对较慢的tft更为兼容的参数。在更宽的总线宽度(诸如2048个引脚)下的甚至更慢的总线速度(诸如200mbps)都可通过基于tft的i/o电路提供51.2gb/秒的数据速率。

使用tft制造i/o电路的另一个优点在于i/o焊盘的位置可以更靠近芯片上用于每个单独i/o的相关电路，从而减小芯片上信号路径的距离。具有较慢切换速度的tft将不利地影响包括tft的各个i/o的i/o速度；然而，显著增加i/o焊盘数量的好处远远超过较慢tft的影响。i/o中的延迟不仅来自芯片上的电路，而且还来自芯片外长距离信号路径以及相关电阻、电容和电感。因此，i/o中的rcl时间延迟是吞吐量挑战的重要原因。通过显著增加的i/o焊盘计数，即使使用较慢切换的tft，i/o瓶颈也可以对大部分(如果不是全部)半导体芯片应用得到解决，半导体芯片应用的范围例如从cpu(微处理器)、gpu(图形处理单元)、微控制器、asic、fpga、gpu、pld、dsp、assp、mems等。

与常规cmos相比，tft的较低迁移率是tft的切换速度较慢的原因。当设计基于tft的i/o电路时，电路设计人员必须考虑到这一点，以满足信号功率要求和总线速度。优选采用800mbps(wideio2)，甚至上述建议的200mbps或100mbps的较慢总线速度通过实施高达4096或甚至8192的超宽总线宽度来实施tfti/o电路。wideio2(800mbps/引脚)所需的时钟速度(tck)约为1.25ns，而具有超宽总线宽度的较低200mbps/引脚所需的时钟速度约为5ns。这对于3200mpbs/引脚的总线速度而言与约0.3ns的快得多的lpddr4时钟速度相当。较慢的时钟速度转换为较低的功耗，从而降低散热挑战。这对于便携式装置(诸如移动电话的)以及功耗是运行费用的巨大成本部分的数据中心而言尤为重要。较低的温度也意味着装置的可靠性更高、寿命更长。

由于i/o中的速度要求，本发明要实施的优选tft是具有高迁移率的那些tft，包括但不限于cdse、多晶硅、igzo、zto/ito和其它混合tft技术，包括使用正在开发的石墨烯和碳纳米管材料。这些tft的迁移率已经被报道为在20cm²/vs至124cm²/vs和更高的范围内。

关于aostft的最新现有技术报告表明切换速度为500ns至3000ns。然而，这样的报告与尺寸为10微米至60微米的半导体沟道宽度或长度的晶体管相关。切换主要与沟道的寄生电容有关。因此，据估计，以最小特征尺寸为0.13微米(面积相比于10微米最小特征尺寸的系数为近6000倍)或更小制造的aostft将具有针对由wideio2和超宽总线io方案设想的51.2gb/秒和更大的数据速度所需的小于1ns的所需切换速度。

另一方面，基于石墨烯的tft比aostft显示出更快的速度，并且比晶体硅晶体管更快。因此，使用基于石墨烯的tft和其它快速tft将提供比目前的解决方案所设想的更快的数据速率传输速率。下表说明了可能性。例如，表1表示对于数据线而言，总线速度为2000mbps和8192个i/o焊盘计数可实现2tb/秒(2048gb/秒)的数据速率。表2表示这样的数量的i/o(8192)可在测得为1cm×1cm的晶粒面积上以110微米间距间隔开。这样的性能可通过本文所公开的公开内容和实施例描述的基于tft的i/o电路来实现。

表1-作为总线速度和i/o计数的函数的数据传输速率(gb/秒)

表2-作为晶粒面积和i/o计数的函数的i/o焊盘间距

由or-bach提交的美国专利申请2013/0193488中已经论述了将tft用于3d装置中。or-bach教导[在第455段中]适于3d装置的tft受到性能的限制，而他没有教导通过使用如本文公开的本发明中教导的宽i/o可以提高性能。or-bach参考[第181段]改进的tft和适于fpga的编程电路的更高性能的可能性，但并没有提出在i/o电路中使用改进的性能tft的建议。此外，or-bach教导了晶粒的叠层，由此本文描述的发明描述了在单个衬底上(诸如在常规晶体硅电路所在的衬底上方)以单片制造tft。

芯片的i/o电路实际上可以是在芯片外制造的，但是为芯片提供i/o的功能。图33a示出衬底(330)，其可以是用于制造基于tft的i/o电路(333)和相关金属线路互连或总线线路(334)的印刷电路板(pcb)、玻璃衬底、石英衬底、硅衬底或其它合适的衬底。存在各种i/o标准。为了提高性能，ddr4标准对集成电路(芯片)之间的金属线互连有严格的要求。这些要求必须由i/o设计师和pcb设计师严格遵循，他们通常是两个不同的人员。将两个设计工作(i/o电路(333)和金属线路互连(334))组合成单个经验证的设计和组件将是有利的。将i/o电路与核心电路隔离将降低额外的设计周期和相关成本的可能性。i/o电路的设计是整个芯片设计的重要部分。当i/o是在芯片外制造并结合到已知的电路板尺寸时，i/o电路所需的设计工作量减少，并且可以提高i/o的性能。

要在pcb或其它处理过的衬底上(通过dca)安装的芯片可以包括例如微处理器(332)和若干存储器芯片(331)。芯片可具有嵌入的i/o电路，但是大量的i/o电路(333)不存在于芯片上，而是将通过焊料凸点或其它技术互连。将i/o电路的制造从芯片上解耦到芯片外的一个优点是可以改善散热，因为较大的金属接触窗可连接到i/o电路的tft。芯片之间的互连(334)是金属线(也称为总线线路)，如果需要可在pcb的多个层上制造或者如果衬底是玻璃、石英、硅或其它，则在金属化的多个层上制造。此外，这种方法开辟了商业模式，由此外包半导体装配和测试(osat)公司可以选择在食物链上向上移动，并向其芯片客户提供i/o电路制造服务，或平板生产者可选择利用其tft专业知识进入新市场。

下面的附图显示了可以用tft制造的各种各样的产品和组件，以实现高密度、高速度、低成本的非易失性存储器相关产品：

为了清楚，当在某些附图中使用“用于存储器的tft”作为缩写(图46a至图46h)或在其它地方，“用于存储器的tft”是指用于操作存储器阵列的tft，包括但不限于用于驱动器、解码器逻辑、感测电路和带隙电路的晶体管。此外，“中速”和“高速”是一般性的描述，其表示如果在连接到存储器的芯片(诸如微处理器)上没有实施宽i/o，则包括该微处理器的模块将是“中”速度，而如果在微处理器上实施宽i/o或如本文所述使用高速缓存存储器(图21a)，则包括该微处理器的模块是“高”速度。这些仅仅是一般性描述，并且不应限制本文所述的本发明的实施。此外，“核心电路”将意味着在存储器的情况下，电路的实质性部分能使装置运行，所述装置包括但不限于与驱动器、解码器逻辑、感测和带隙电路相关的存储器阵列和晶体管，不包括i/o电路。对于微处理器或其它芯片的“核心电路”而言，应意味着电路的实质性部分包括并能使装置(例如逻辑)运行，不包括i/o电路。当涉及例如驻留在衬底上的核心电路时，术语“驻留(resides或residing)”应意味着核心电路是以单片制造在这样的衬底上，而不是通过其它手段晶粒附接或连接到这样的衬底。

图38是第二衬底上的基于tft的i/o电路和用于存储器驱动器、解码器逻辑、感测电路和带隙逻辑的tft的图示。可将该经处理的衬底提供用于进一步处理专用于非易失性存储器层工艺的晶圆厂。nvm(非易失性存储器)晶圆厂将进一步处理衬底并生产各种配置(诸如图41a和41b所示)的存储器芯片(3311)，并提供给组装公司以集成到如图45中所述的模块中，图45示出根据本发明实施例的与存储器和处理器芯片直接芯片附接的多层(pcb)第一衬底的侧视横截面视图。图46a示出适于这种情况的商业模型，其使用常规pcb和组装方法来制造模块。如果如本文所论述的那样使用高速缓存存储器(图21a)，则由公司组装的模块将是“高速”的，并且如图43所述，图43是根据本发明实施例的与存储器、高速缓存存储器和处理器芯片直接芯片附接的多层(pcb)第一衬底的侧视横截面视图。46d示出适于这种情况的商业模型。

高速缓存存储器芯片(361)可由高速tft(例如，cnt-igzo、多晶硅、cdse或更高迁移率的aostft)制造，因此可以使用图46h中所示的商业模型，由此可以如图47中所述组装“高速”模块，图47是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其中存储器、高速缓存存储器和处理器芯片直接芯片附接在多层的第一衬底的两侧上。存储器芯片(331)的双侧组装以及与微处理器(332)相对的高速缓存芯片(361)组装到第一衬底使得能够非常有效地将总线线路(93)从处理器(332)路由到高速缓存芯片(361)以及将总线线路(94)从高速缓存芯片(361)路由到多个存储器芯片(331)。

图33b是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的i/o电路和仅用于处理器电路的i/o焊盘的图示。该经处理的衬底部件可作为部件提供给组装公司，组装公司如图46b中所示组装存储器和处理器模块。另一经处理的部件如图39中所示，图39是在第二衬底上的用于存储器驱动器、解码器逻辑、感测电路和带隙逻辑的tft的图示。该经处理的衬底被供应到专用于非易失性存储器层的晶圆厂以进行进一步处理。然后可以向组装公司提供各种配置的存储芯片(331)(例如图41a和图41b所示)，用于模块组装。组装公司可以如图34中所示组装模块，图34是根据本发明实施例的附接到核心电路存储器的多层(pcb)第一衬底上的基于tft的i/o电路以及驻留在第二衬底上的微处理器芯片的侧视横截面视图。

为了充分利用由本发明在基于tft的宽i/o中实现的高速能力，经处理的衬底将不仅包括用于存储器的基于tft的i/o电路(如图33b所示)，还包括如图40中所示用于微处理器的基于tft的i/o电路，图40是根据本发明实施例的位于第一衬底上的用于核心存储器的基于tft的宽i/o电路和驻留在第二衬底上的处理器电路的图示。

微处理器的现有提供商将需要修改其芯片以获得更高的i/o能力，并且不需要将i/o电路(即，晶体管)放置在其芯片(332w)上，仅需要宽i/o焊盘，以便随后通过dca连接或其它方法附接。该商业模型在图46e中示出，并且在图42中示出组装后的模块，图42是根据本发明实施例的在直接附接到核心存储器的在第一多层衬底上的基于tft的宽i/o电路和驻留在第二衬底上的处理器电路的侧视横截面视图。

另一个衬底部件将在图33c中描述，图33c是根据本发明实施例的用于核心存储器的在第一衬底上的基于tft的i/o电路、仅用于处理器电路的i/o焊盘，和用于存储器驱动器、解码器逻辑、感测电路和带隙电路的在第一衬底上的tft电路的图示。可将该经处理的衬底组件供应到专用于非易失性存储器层的晶圆厂以进行进一步处理，如图46c中所示。nvm晶圆厂进一步处理衬底，并可将经处理的衬底提供给组装公司。这些经处理的衬底可如图36a和图37a中所述。图36a是根据本发明实施例的集成电路的侧视横截面视图，其包括在共用多层(pcb)第一衬底上制造的基于tft的i/o和存储电路，而图37a是根据本发明实施例的集成电路的侧视横截面视图，其包括在共用玻璃或其它第一衬底上制造的基于tft的i/o和存储器电路。组装公司可以如图36b和图37b所示组装模块。图36b是根据图36a的装置的侧视横截面视图，其中第二衬底上的微处理器芯片直接附接到在多层的第一衬底上制造的基于tft的i/o电路，而图37b是根据图37a的装置的侧视横截面视图，其中第二衬底上的微处理器芯片直接附接到在玻璃或其它第一衬底上制造的基于tft的i/o电路。

图41a至图41e示出例如可如何制造五(5)层存储器芯片-或者使用最靠近衬底第一表面的tft(图41a，41b)，以便稍后叠层顶部上的存储器层，或使用衬底第一表面上的存储器层(图41d，41e)，以便稍后叠层顶部上的tft层。

图46g示出通过tftfab-a(tft晶圆厂-a)与nvmfab-b(nvm晶圆厂-b)的协作来制造存储器芯片(3311，331和331x)采用的替代方案。

以下十(10)份参考文献的全部内容通过引用并入本文。这些参考文献是高迁移率非晶氧化物tft的许多发展的示例，这些tft是用本文所述的本发明实施的优选tft。1-amorphousztoitostacked-channeltftswithfieldeffectmobilityover50cmvvsandresistanttochannelthicknessdispersion(具有50cmvvs以上场效应迁移率和沟道厚度分散抗性的非晶ztoito叠层沟道tft),wakana,kawamura,fujii,uchiyama及hatano,sid2010digest,issn0097-966x/10/4103-1287,2-highperformancea-igzotftwithnano-dotsdoping(具有纳米点掺杂的高性能a-igzotft),zan,tsai,chen,tsai及meng,sid2011digest,issn0097-966x/11/4201-0028,3-highmobilityoxidetftsforfuturelcdapplications(用于未来lcd应用的高迁移率氧化物tft),song,lim,ahn,lee,sid2013digest,issn0097-966x/13/4401-0093,4-highspeeda-igzotft-basedgatedriverbyusingbackchanneletchedstructure(使用后沟道蚀刻结构的基于高速a-igzotft的栅极驱动器),ulm,mativenga,geng,li及jang,sid2014digest,issn0097-966x/14/4503-0968,5-high-speedshiftregisterforhighresolutionamdwithself-alignedcoplanara-igzotfts(用于具有自对准共面a-igzotft的高分辨率amd的高速移位寄存器),geng,kang,seok,mativenga及jang,sid2012digest,issn0097-966x/12/4301-0008,6-improvingswitchingcharacteristicsofamorphous-ingazno4,thin-filmtransistorsbydual-gatedriving(通过双栅极驱动改善非晶ingazno4薄膜晶体管的开关特性),mativenga,geng,urn,seok,kang,jang,mruthyunjaya,heiler及tredwell,sid2013digest,issn0097-966x/13/4403-1062,7-high-performancea-igzothin-filmtransistorusingta2o5gatedielectric(使用ta2o5栅极介质的高性能a-igzo薄膜晶体管),chiu,chang及chang,ieeeelectrondeviceletters,vol.31,no.11,november2010,8-oxidetftwithmultilayergateinsulatorforbackplaneofamoleddevice(用于amoled装置背板的具有多层栅极绝缘体的氧化物tft),lee,kyung,sung,d.y.kim,kang,sjkim,cnkim,hgkim及stkim,journalofthesid16/2,2008,9-oxide-tfttechnologiesfornext-generationamoleddisplays(用于下一代amoled显示器的氧化物tft技术),arai,journalofthesid20/3,2012,10-anovelself-alignedtop-gateoxidetftforam-oleddisplays(用于am-oled显示器的新型自对准顶栅氧化物tft),morosawa,ohshima,morooka,arai及sasaoka,sid2011digest,issn0097-966x/11/4201-0479。

热管理

任何高性能高密度集成电路的主要关注之一是功率和热管理。利用许多装置和方法，诸如金属散热器或甚至流过芯片的液氮来去除由芯片产生的热量。当tft被利用时，热管理仍将是一个问题。然而，根据本发明的实施例，以及在3d集成电路中采用tft的方式，能够实现更好的热管理。例如，在半导体设计中，大部分热在硅表面上产生。大部分热量可通过晶片的背面或通过受限数量的i/o引脚去除。在本文所述的本发明实施例中，仍然可以通过衬底的背面去除热量。与常规cmos芯片相比，本文的实施例描述了其中存在多层tft电路和金属线导体的芯片，其提供了允许散热器位于产生热量的电路层之间的架构。因此，发热源的分离提供了更容易的热管理。具体地，通过本发明实现的高密度i/o提供了更多的功率i/o引脚以用于散热。这些功率i/o引脚可容易地分布在如本发明中所述的tft电路的多个层之间。

微型显示器

在3d中制造tft的能力使得能够在集成电路的核心电路上方制造微型显示器。这种微型显示器可以是各种技术，包括但不限于：1)反射背衬上的液晶；2)发射发光(oled、led、el)；3)电泳；4)基于mems的显示器(反射镜、微快门)；和5)双稳态显示器，诸如胆甾型lcd。微型显示器是用于头戴式可穿戴显示产品的组件，所述产品诸如谷歌眼镜(googleglass^tm)，(google，inc.)、occulusrift(facebook)以及许多其它可穿戴式计算和增强现实的应用。军方还在由战斗机飞行员使用的头戴式显示应用中使用微型显示器。微型显示器也用于所谓的微型投影仪中，其使得可在便携式(口袋尺寸)产品中实现投影显示。微型投影仪现在也被发现嵌入到笔记本电脑、平板电脑和智能手机中。随着这些显示器的分辨率不断增加，必要的数据速率要求将会增加。降低功耗并增加芯片上功能的系统将是可取的。因此，在3d集成电路装置中使用tft的优点使其适合在片上系统(soc)装置上的系统上制造微型显示器。

适于微型显示器的优选显示技术是有机发光二极管(oled)，其在所需特征上给定其像素功率，没有由于极化元件引起的光损失，以及红、绿、蓝光的高效率产生。

使用tft的附加益处是可以制造多层显示器。美国专利6,872,472(liao等人)描述了一种叠层的oled显示器，并且以其全文通过引用并入本文。图31示出有源矩阵2t/1c像素电路，其用于驱动oled微型显示器的单层。

通过利用本文所述的本发明的原理，集成电路(ic)可在玻璃衬底或硅衬底上制造，以在基底上方的基层上具有常规的cmos或tft电路，以及在基层电路上方的一个或多个tft层，以便提供额外的逻辑、存储器、驱动器电子元件和i/o以提高整体性能。图32a示出这样的ic的示例，其中多层非易失性存储器(325)和逻辑电路(324)(可以是微处理器)驻留在衬底(326)上；在装置的最上方的一个或多个层上，微型显示器(322)形成在与i/o电路(321)相邻的一个或多个顶层的一部分上。图32b示出了一种布置，由此以4微米像素间距具有1920×1080像素的高清晰度显示器(322)将占据晶粒面积的仅4.4mm×7.8mm。i/o电路(321)将与显示区域相邻。图32b中所示的这种配置允许非常紧凑的微型显示器嵌入到微处理器上，其具有用于可穿戴装置存储器，可穿戴装置注入由googleinc.推广的googleglass^tm。本领域技术人员认识到尽管图32中的装置表示独立的红色、绿色和蓝色显示层的层叠oled微型显示器(323)，但是许多布置可以不同显示技术(诸如上述那些技术)配置，而不脱离本文所述的本发明的精神和范围。可以用子像素红、绿和蓝元素制造单层显示器，或者被驱动以采用场顺序彩色技术。显示器还可被配置成采用角度彩色投影技术，如由wang在2014年9月30日提交的号为8,845,109的美国专利和由takahashi在1999年4月27日提交的号为5,897,190的美国专利中所述的那样，两者都以其全文通过引用并入本文。显示器可以是oled、lcd、mems(dmd)、led、反射式的，或其它可以显示图像的技术。mems和反射显示器将需要外部光源以用于照明和显示图像。

在本公开的实施例中，材料和其厚度的选择具有宽的自由度。

钉扎层12可具有约1nm至100nm以及更具体地约3nm至50nm的厚度，并且沿其容易轴测量的矫顽力为约1000oe或更高，以及更具体为约2000oe至5000oe。层12可由具有垂直各向异性的磁性材料制成，诸如co、fe或ni基合金，诸如fept、fepd、cofeb、feb、cofecrb、cofevb等，和/或它们的多层或/和层压材料，诸如cofe/cofetb、cofeb/cogd、fe/tbfe、cofe/ta、cofeb/w、cofeb/cr、co/pt、co/pd、co/au、cofe/pt、fe/pt、fe/pd、ni/cu等。

自由层16可具有约1nm至5nm以及更具体地约1.5nm至2.5nm的厚度和小于1000oe以及更具体地约200oe至500oe的矫顽力。自由层16可由具有垂直各向异性的软磁材料制成，诸如cofe、fe或ni基合金，诸如cofeb、feb、cofecrb、cofevb、fecrb、fevb等，或多层和/或层压材料，诸如cofeb/(cofe/pt)、cofeb/(co/pd)、cofe/w、cofeb/ta、cofeb/cr、co/pt、co/pd、co/au、cofe/pt、fe/pt、fe/pd、ni/cu等。

隧道势垒层14可具有约0.5nm至2.5nm以及更具体地约为0.8nm至1.3nm的厚度。隧道势垒层可由mgo、al2o3、ta2o5、tio2、mg-mgo、zrox和类似的材料和/或基于它们的多层制成。

tft广泛应用于平板显示器行业；因此，本领域内公知如何制造具有顶部或底部栅极结构(反向交错)的这种晶体管和共面或交错tft结构，因此，本发明不限于特定结构，并且可以应用于所本文述的实施例而不考虑特定的tft结构。此外，本发明不限于并且可以使用具有多个沟道形成区域的单栅极、双栅极或其它多栅极tft。将描述用于这种晶体管的宽范围的材料，但不旨在将本发明限于这些材料。此外，在tft领域正在进行大量研究和开发；具体地，非晶氧化物tft和石墨烯以及基于cnt的tft正在兴起以在平板显示器中起重要作用，并且预期在本发明所涉及的半导体行业中发挥更大的作用。所提及的新兴tft的许多现有技术参考文献已经被包括在本文的公开内容中，但是本发明不限于目前商业上可用的或正在开发中的这些tft，因为预期将会进一步研究许多新的材料组，以得出进一步的tft选项可考虑使用本文公开的本发明。

tft绝缘体层可由sio2、al2o3、sin和其它类似的材料和/或基于它们的层叠体或聚合物膜诸如背衬的光阻剂、聚酰亚胺和其它类似的材料制成。绝缘体层31的厚度可在从小于100nm至5μm的范围内。

tft半导体层可由非晶硅(a-si)、多晶硅、cdse等制成，更优选由许多非晶氧化物半导体(aos)材料制成，包括但不限于sno2、in2o3、cdo、cu2o、ingazno(igzo)、znsno(zto)、znsno、zno、inzno、agsbo3、2cdo·geo2、2cdo·pbo、cds·in2sx、ingao3(zno)m(m≤4)以及包括au、hg、pb、as或bi等的那些材料。在以下四篇参考文献中公开了将薄膜氧化物半导体晶体管结合到电子装置中，四篇参考文献以其全文通过引用并入本文。(1)(1)presentstatusofamorphousin-ga-zn-othin-filmtransistors(非晶in-ga-zn-o薄膜晶体管的现状),toshiokamiya,kenjinomura和hideohosono,2010sci.technol.adv.mater.11044305,(2)shortchanneldeviceperformanceofamorphousingaznothinfilmtransistor(非晶ingazno薄膜晶体管的短沟道装置性能),sanghunjeon,anassbenayad,seung-eonahn,sunghopark,ihunsong,changjungkim和u-inchung,appliedphysicsletters99,082104(2011),(3)nanometer-scaleoxidethinfilmtransistorwithpotentialforhigh-densityimagesensorapplications(具有高密度图像传感器应用潜力的纳米尺度氧化物薄膜晶体管),sanghunjeon,sunghopark,ihunsong,ji-hyunhur,jaechulpark,hojungkim,sunilkim,sangwookkim,huaxiangyin,u-inchung,eunhalee和changjungkim,appliedmaterials&interfaces,第三卷,第1期,1-6,2011,以及(4)wagerjf等人的anamorphousoxidesemiconductorthin-filmroutetooxideelectronics(到氧化物电子装置的非晶氧化物半导体薄膜路径)curr.opin.solidstatemater.sci.(2013).http://dx.doi.org/10.1016/j.cossms.2013.07.002。半导体层32的厚度可在从10nm到5000nm的范围内，更具体地在从50nm到200nm的范围内。本文公开的本发明的优选aostft是igzo；由此以下参考文献以其全文通过引用并入本文：由kusumi等人于2014年1月23日提交的美国专利申请公开2014/0021038；由vanduren等人于2014年9月18日提交的美国专利申请公开2014/0273340；和由yamazaki于2013年8月8日提交的美国专利申请公开2013/0200365。zto是另一优选的aostft。由如cbrite这类公司开发的具有较高迁移率前景的其它aostft(参见www.cbriteinc.com和shieh，chan-long等人提交的美国专利公开20140001462)也是本文公开的本发明的优选aostft。由cbrite开发的这种aostft可在有源层中包括in2o3和inzno材料。由此美国专利公开2014/0001462(highmobilitystabilemetaloxidetft(高迁移率稳定金属氧化物tft))以其全文通过引用并入本文。目前还有其它的发展，以改善aostft的迁移率，包括例如由台湾交通大学(nctu)的研究人员提出的具有纳米级点沟道掺杂的a-igzotft的新结构。nctu工作表明，通过简单的工艺，a-igzotft的迁移率可以达到79cm²/vs。aostfts领域中的其它发展表明，当使用高k栅极介质或多层栅极绝缘体时，迁移率可分别高达62cm²/vs或124cm²/vs。(参见参考文献：具有纳米点掺杂的高性能a-igzotft(highperformancea-igzotftwithnano-dotsdoping)，hsiao-wenzan,wu-weitsai,chia-hsinchen,chuang-chuangtsai和hsin-feimeng,sid研讨会摘要技术论文(sidsymposiumdigestoftechnicalpapers)，第42卷，第1期，第28-31页，2011年6月)。这些高迁移率(>10cm²/vs)的aostft可在低温(<450℃)下制造，从而使得能够制造存储器单元的三维层，当基本上位于存储器阵列的上方或下方而不在阵列的外围区域中时其提供通过本文公开的本发明实现的高密度低成本高速存储器。

在本文所述的本发明中使用的优选tft包括由半导体能量实验室(semiconductorenergylab)(日本)报道并命名为c轴对准晶体(caac)的igzo的晶体形式。caacigzo已由夏普电器(sharpelectronics)在显示器行业中商业化。由此以下专利公开以其全文以下述程度通过引用并入本文，所述程度即它们是本文所述装置的补充并教导了制造igzotft及其相关装置的方法：由kitakado等人于2014年2月6日提交的美国专利申请公开2014/0035478；由moriguchi等人于2013年7月11日提交的美国专利申请公开2013/0175521；由yamazaki于2014年8月21日提交的美国专利申请公开2014/0231803；由yamazaki于2014年5月13日提交的号为8,726,176的美国专利；由yamazaki等人于2012年5月31日提交的美国专利申请公开2012/0132910；由yamazaki等人于2012年2月14日提交的号为8,115,201的美国专利；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0340608；由okamoto等人于2014年11月20日提交的美国专利申请公开2014/0340116；由takemura于2014年11月20日提交的美国专利申请公开2014/0340117；由kurokawa于2014年11月20日提交的美国专利申请公开2014/0340115；由ishisone等人于2014年11月20日提交的美国专利申请公开2014/0340888；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339560；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339549；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339548；由hondo等人于2014年11月20日提交的美国专利申请公开2014/0339547；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339546；由yamazaki于2014年11月20日提交的美国专利申请公开2014/0339545；由kato等人于2014年11月20日提交的美国专利申请公开2014/0339541；由takemura等人于2014年11月20日提交的美国专利申请公开2014/0339540；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339539；由yamazaki等人于2014年11月20日提交的美国专利申请公开2014/0339538；由takahashi等人于2014年11月13日提交的美国专利申请公开2014/0333365；由hanaoka于2014年11月13日提交的美国专利申请公开2014/0332800；由honda于2014年11月6日提交的美国专利申请公开2014/0326998；由tanaka于2014年11月6日提交的美国专利申请公开2014/0326994；由oikawa等人于2014年11月6日提交的美国专利申请公开2014/0326993；由hondo等人于2014年11月6日提交的美国专利申请公开2014/0326992；由matsubayashi等人于2014年11月6日提交的美国专利申请公开2014/0326991；由toyotaka于2014年10月30日提交的美国专利申请公开2014/0325249；由noda等人于2014年10月30日提交的美国专利申请公开2014/0319517；由tanaka等人于2014年10月30日提交的美国专利申请公开2014/0319516；由noda等人于2014年10月30日提交的美国专利申请公开2014/0319514；由yamazaki等人于2014年8月14日提交的美国专利申请公开2014/0226401；由koyama于2014年4月10日提交的美国专利申请公开2014/0097867；由yamazaki等人于2014年3月6日提交的美国专利申请公开2014/0061639；由shionoiri等人于2014年2月6日提交的美国专利申请公开2014/0035671；由yoneda等人于2014年1月16日提交的美国专利申请公开2014/0015566；由shionoiri等人于2014年9月18日提交的美国专利申请公开2014/0266305。

除了aostft之外，新兴的碳纳米管(cnt)和石墨烯基tft是本文所述的本发明中使用的优选tft。特别是与aostft相比，cnt-igzo和混合石墨烯igzo、mos2(二硫化钼)、sns2(二硫化锡)和钴酸盐(bi2sr2co2o8)tft具有更高的迁移率和速度。以下参考文献以下述程度通过引用并入本文，所述程度即它们教导制造用于本文所述的本发明中的tft：few-layermolybdenumdisulfidetransistorsandcircuitsforhigh-speedflexibleelectronics(用于高速柔性电子装置的少层二硫化钼晶体管和电路),ruicheng,shanjiang,yuchen,yuanliu,nathanweiss,hung-chiehcheng,haowu,yuhuang及xiangfengduan,nature5,文章号：5143doi:10.1038/ncomms6143；highlyflexibleelectronicsfromscalableverticalthinfilmtransistors(由可伸缩垂直薄膜晶体管构成的高柔性电子装置),yuanliu,hailongzhou,ruicheng,woojongyu,yuhuang和xiangfengduan,nanoletters,dx.doi.org/10.1021/nl404484s；verticallystackedmulti-heterostructuresoflayeredmaterialsforlogictransistorsandcomplementaryinverters(用于逻辑晶体管和互补逆变器的多层材料的垂直叠层多异质结构),woojongyu,zhengli,hailongzhou,yuchen,yangwang,yuhuang和xiangfengduan,naturematerials,第12卷,2013年3月,doi:10.1038/nmat3518；transferredwrinkledal2o3forhighlystretchableandtransparentgraphene-carbonnanotubetransistors(用于高度可拉伸和透明的石墨烯-碳纳米管晶体管的传递起皱的al2o3),sanghoonchae,woojongyu,jungjunbae,dinhlocduong,davidperello,hyeyunjeong,quanghuyta,thuchuely,quocanvu,minheeyun,xiangfengduan和youngheelee,naturematerials,第12卷,2013年5月,doi:10.1038/nmat3572；high-mobilityambipolarzno-graphenehybridthinfilmtransistors(高迁移率双极zno-石墨烯混合薄膜晶体管),wooseoksong,soonyeolkwon,sungmyung,minwookjung,seongjunkim,bokkimin,min-akang,sunghokim,jongsunlim及ki-seokan,scientificreports|4:4064|doi:10.1038/srep04064；high-performancemos2transistorswithlow-resistancemolybdenumcontacts(具有低电阻钼触点的高性能mos2晶体管),jiahaokang,weiliu和kaustavbanerjee,appl.phys.lett.104,093106(2014)；contactresearchstrategyforemergingmolybdenumdisulfideandothertwo-dimensionalfield-effecttransistors(用于新兴的二硫化钼和其它二维场效应晶体管的触点研究策略),yuchendu,lingmingyang,hanliu和peided.ye,aplmaterials2,092510(2014)；doi:10.1063/1.4894198；high-mobilityandlow-powerthin-filmtransistorsbasedonmultilayermos2crystals(基于多层mos2晶体的高迁移率和低功耗薄膜晶体管),sunkookkim,aniruddhakonar,wan-sikhwang,jonghaklee,jiyoullee,jaehyunyang,changhoonjung,hyoungsubkim,ji-beomyoo,jae-youngchoi,yongwanjin,sangyoonlee,debdeepjena,woongchoi及kinamkim,naturecommunications3,文章号:1011doi:10.1038/ncomms2018；graphene-basedflexibleandstretchablethinfilmtransistors(基于石墨烯的柔性和可拉伸薄膜晶体管),chaoyan,jeonghocho和jong-hyunahn,nanoscale,2012,4,4870doi:10.1039/c2nr30994g；large-scalecomplementarymacroelectronicsusinghybridintegrationofcarbonnanotubesandigzothin-filmtransistors(使用碳纳米管和igzo薄膜晶体管混合集成的大型互补宏电子装置),haitianchen,yucao,jialuzhang,chongwuzhou,naturecommunications,2014,doi:10.1038/ncomms5097；由duan等人于2014年3月20日提交的美国专利申请公开2014/0077161；由chen等人于2014年7月24日提交的美国专利申请公开2014/0206182；由geim等人于2014年1月9日提交的美国专利申请公开2014/0008616；由kis等人于2014年7月17日提交的美国专利申请公开2014/0197459。

虽然与较大技术节点晶体管相关的3d叠层和相关的短互连和较低电容金属线路提供降低的rc延迟，但是aostft的迁移率仍然远低于常规晶体硅cmos晶体管，因此将提供速度劣势，直到对tft进行进一步改善。然而，相对较小的存储器块(例如大小为256×256个或更少单元的阵列，优选地为128×128、64×64、32×32或16×16)的设计将使得能够从多个存储器块同时写入和读取，从而使并行处理技术能够通过利用高速缓存存储器来提高装置级别的整体速度。较小的存储器块还提供较低的泄漏并因此降低功耗。

图21a是示出高速缓存存储器的示意图，其可以是sram或其它高速存储器输入/输出(i/o)接口(90)，由此来自外部源(诸如微处理器)的数据传输速率处于高速率，例如ddr4。用于该数据传输的i/o互连(94)焊盘通常作为芯片封装上的焊料凸点提供，用于连接到作为存储器模块(未示出)一部分的印刷电路板(未示出)。作为印刷电路板的替代方案，i/o焊盘可通过直接附接到另一个晶粒(晶粒叠层)而与另一个集成电路互连。其它形式的互连设计是可能的，并且不应偏离本文公开的本发明的精神和范围。包括引脚连接和传输速度的数据传输规范例如在ddr3和ddr4规范中限定。使用缓冲(高速缓存)存储器，其通过以较低的时钟速度对多个非易失性存储器块同时寻址而能够有效地保持在更高的时钟速度下由外部源所需的相同数据传输速度。与以更高的时钟速度运行的i/o互连(93)(总线线路)数量相比，以较慢的时钟速度运行的i/o互连(94)(总线线路)显著更多，诸如由ddr3或ddr4标准规定的那样。缓冲存储器可以是用硅cmos电路或高速tft电路制造的sram存储器。图21b示出如何将该存储器接口(91)结合到硅cmos电路中的示例，诸如在第一实施例(图7)中描述的装置类型。互连(93和94)必须路由(未示出)到它们各自的i/o源或目的地，即具有tft(88)的非易失性存储器阵列或存储器芯片上的i/o焊盘，其随后连接到外部源或目的地。在第二实施例和第三实施例(分别为图8和图9)中，其中在基底衬底上没有提供硅cmos电路的情况下，可以制造单独的硅cmos芯片(92)，其包括高速缓存存储器i/o接口并晶粒附接到如图21c所示的非易失性存储器装置。与cmos芯片(92)的互连(93和94)必须路由(未示出)到它们各自的i/o源或目的地，即，具有tft(88)的非易失性存储器或在存储器芯片上的i/o焊盘，其随后连接到外部源或目的地。如上所述应用高速缓存存储器的实施例在图43和图47中示出。图43是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其具有存储器、高速缓存存储器和处理器芯片的直接芯片附接。图47是根据本发明实施例的多层(pcb)第一衬底的侧视横截面视图，其中存储器、高速缓存存储器和处理器芯片直接芯片附接在多层第一衬底的两侧上。

为了实现例如ddr4的快速数据速率，上面提到的高速缓存存储器可能是根据本文所公开的本发明制造的基于aostft的装置所需要的，但是如果开发出更快速的更高迁移率aostft则可以示不需要的。如果在根据本文公开的本发明制造的装置中采用基于石墨烯的tft，则鉴于在基于石墨烯的tft中报告的超高迁移率，则很可能不需要高速缓存存储器来实现ddr4或更高数据速率，如在下文和上述参考文献中论述的那样。

本文描述的装置的低温制造工艺的另一个优点是可以制造能够从衬底随后从装置剥离的装置，从而允许衬底的再利用。因为衬底是可重复使用的，这使得能够实现环境友好的制造工艺和材料成本的进一步节约。

tft栅极绝缘体层可由sio2、sion、sinx氧化铝或其它合适的介电材料制成。栅极绝缘体层的厚度可以在从10nm至1000nm的范围内，更具体地在从50nm至200nm的范围内。

位导体线bl和字导体线wl可由cu、al、au、ag、alcu、ta/au/ta、cr/cu/cr、tin、多晶硅和/或类似材料和/或基于它们的层压物制成。

当耦合到导线且mtj的金属层中的一个包括背对背肖特基二极管时，非晶半导体层18可以由硅(si)、氧化锌(zno)、氧化铟镓锌(igzo或ingazno)、氧化锌锡(zto或znsno)或其它半导体材料制成。

尽管本文论述的附图和实施例已经用mram存储器单元示出了本发明的实施方式，但是术语存储器单元(和存储器元件)适用于可布置在交叉点(或交叉)布置中的所有非易失性存储器单元(和存储器元件)并且在写入阶段进行电切换。这样的存储器单元和存储器元件包括但不限于铁电ram(fe-ram或fram，诸如由德州仪器公司生产的那些产品)，具有垂直各向异性材料(诸如本文公开的那些)的mram-也被称为stt-mram(自旋扭矩传递mram)，具有平面内各向异性材料的mram(诸如由everspintechnologies，inc.，chandler，azwww.everspin.com生产和销售的mram产品)，热辅助切换mram(诸如由crocustechnology，santaclara，cahttp://www.crocus-technology.com/开发的产品)，正交mram(诸如由spintransfertechnologies，inc.www.spintransfer.com开发的ost-mram^tm产品)，电阻ram(re-ram或rram，例如由crossbar，santaclara，cahttp://www.crossbar-inc.com/开发的产品)，固体电解质导电桥ram(cbram，诸如由adestotechnologies，sunnyvale，cahttp://www.adestotech.com/开发的产品)，pcram(诸如由microntechnology生产和销售的pcram产品，其收购了numonyx，pcram技术开发商)，基于nano-ram碳纳米管的存储器(诸如由nantero，woburn，mahttp://www.nantero.com/，http://en.wikipedia.org/wiki/nano-ram生产和销售的nram^tm产品)和有机铁电ram(oram，诸如由西北大学报告的技术：nature488,485-489(2012年8月23日))doi：10.1038/nature11395，2012年6月4日收到，2012年11月11日认可，2012年8月22日在线公开)。此外，基于电压或电场效应切换而不是基于电流切换的存储器单元也可以应用于本文公开的本发明，并且可以是用于更低功耗和易于寻址和读取的优选存储器单元。一个这样的示例是基于电压控制磁各向异性(vcma)材料和单元设计的在ucla开发的基于电压的mram技术的meram(磁电随机存取存储器)。以下参考文献以其全文以下述程度通过引用并入本文，所述程度即它们教导制造vcma/meram存储器单元并将这种存储器单元应用于本文公开的本发明：由khaliliamiri等人于2014年6月26日提交的美国专利申请公开2014/0177327；由wang等人于2014年6月19日提交的美国专利申请公开2014/0169085；由khaliliamiri等人于2014年5月8日提交的美国专利申请公开2014/0124882；由khaliliamiri等人于2012年11月22日提交的pct专利公开wo2012/159078；由khaliliamiri等人于2014年3月13日提交的美国专利申请公开2014/0071732；由khaliliamiri等人于2014年3月13日提交的美国专利申请公开2014/0071728；和由khaliliamiri等人于2014年3月13日提交的美国专利申请公开2014/0070344。vcma/meram存储器单元的特性对于在单阵列字线(wl)上实现多位的同时写入或读取是有吸引力的。相比之下，其它mram(例如，stt-mram)存储器单元的高电流密度将使得这种寻址方案从设计的角度来看更加成问题。因此，vcma/meram存储器单元是本文公开的本发明的优选存储器单元。也可以在不需要双向选择器元件(诸如背对背肖特基二极管)的情况下复用vcma存储器单元的大阵列。

约翰霍普金斯大学(thejohnshopkinsuniversity)也开发出类似的场效应磁性存储器单元(wang等人于2013年1月17日提交的美国专利申请公开2013/0015542，其通过引用以其全文并入本文)。近来在麻省理工学院的电压控制磁性材料和存储器单元方面的工作也已经被报道-由此以下参考文献通过引用并入本文：magneto-ioniccontrolofinterfacialmagnetism(界面磁性的磁-离子控制),uwebauer,lideyao,aikjuntan,parnikaagrawal,satoruemori,harryl.tuller,sebastiaanvandijken及geoffreys.d.beach,naturematerials,(2014)doi:10.1038/nmat4134。ibm的所谓的赛道(rracetrack)存储器是另一种这样的场效应存储器。正在研究其它多铁性材料和单元结构，这些材料和单元结构能够产生场诱导的辅助自旋扭矩。

此外，稀土氮化物(ren)可导致利用本文公开的本发明装置的mram类型的进一步改进；参考文献：europiumnitride：anoveldilutedmagneticsemiconductor(氮化铕：一种新颖的稀释磁性半导体)，dolebinh，b.j.ruck，f.natali，h.warring，h.d.trodahl，e.-m.anton，c.meyer，l.ranno，f.wilhelm和a.rogalev，physicalreviewsletters,prl111,167206(2013)。

本发明使用的优选的rram存储器单元是由tour教导的基于siox的忆阻器单元；由此由tour等人于2013年10月10日提交的美国专利申请公开2013/0264536以其全文通过引用并入本文。

在上述每项非易失性存储器技术中，都可应用本文公开的本发明的原理。虽然许多现有技术的非易失性存储器技术被本文公开并且通过引用并入本文，但本发明不受所列非易失性存储器技术的限制。目前正在进行许多研究和开发以研究提供受控电阻状态的新材料，并且将导致可应用于本文公开的本发明的新颖的新型非易失性存储器技术。

写入、擦除和读取方法在非易失性存储器之间是不同的；然而，可以应用本文公开的单层或多层交叉点存储器的基本结构-即，使用与每个存储器元件和晶体管(硅cmos和/或薄膜晶体管)串联的背对背肖特基二极管(如果需要)或其它双向开关元件，晶体管制成为具有比存储器元件的最小特征尺寸更大的最小特征尺寸(技术节点)，连接到跨过存储器阵列区域的导线。例如，电阻式开关元件可用于存储器阵列(rram)，而不将mtj作为存储器元件。同样地，可以采用相变存储器元件(pcram)而不是mtj。在与存储器元件串联连接的可选双向开关元件(例如，背对背肖特基二极管)的构造中可能发生变化；然而，本文公开的本发明的原理适用于所有这样的非易失性存储器元件，其通过施加适当的电流通过单元或跨过单元施加适当的电场(电压)而能够电切换到不同的电阻状态。

通过上述晶体管和存储器元件的3d叠层实现的较短互连和较高密度的原理也可以应用于逻辑电路；特别是用薄膜晶体管制造的逻辑块的叠层，以实现新颖的3d集成电路装置。逻辑块电路的常规布局如图22a中所示。图22b示出这种逻辑块(224)、开关块(222)和连接块(223)通过垂直互连(221)的叠层导致显著减小的互连长度，并因此导致更低电容的互连，从而实现更快的速度。电路的速度由功能逻辑块彼此之间的最长导电路径或连接限制。因此，3d叠层提供在电路上的逻辑块之间的最长导电连接路径的显著减小。仅为说明性示例，考虑到15mm×15mm的单层集成电路可具有21.2mm的最长连接路径，即ic的对角线。应注意的是，该路径可能会更长，因为直线不太可能，但是在此的目的只是为了进行可行的比较来说明3d逻辑叠层的优点。如果该相同的电路构造成四(4)层的7.5mm×7.5mm的ic，则最长连接路径可减小到10.6mm，较小晶粒面积的对角线。应当注意的是，垂直互连(221)是最小的(例如<5微米)，并且对于该一般性分析可忽略。因此，本文描述的本发明的主要优点是与具有相同功能的单层ic设计相比，通过采用3d设计，集成电路(ic)的最长导电互连路径减小了50％或更多。对于给定的衬底面积而言，3d叠层还允许高得多的密度。

随着技术节点缩小，导线的rc时间延迟和晶体管的高漏电流成为关键问题。因此，如本文所述的3d设计是缩短存储器和逻辑块之间以及功能逻辑块彼此之间的导线的关键。如以下参考文献中描述的非易失性逻辑和“常闭计算”技术对于减少启动时间和降低功耗以及相关的热问题将起重要作用。以下涉及非易失性逻辑和“常闭计算”这个主题的五(5)篇参考文献由此以其全文通过引用并入本文：1：由agan等人于2012年12月12日提交的美国专利申请公开2012/0307549，(nonvolatilelatchcircuit(非易失性锁存器电路))；2：由agan等人于2012年12月13日提交的美国专利申请公开2012/0313688(nonvolatilemultiplexercircuit(非易失性复用器电路))；3：由agan等人于2013年3月26日提交的号为8,405,421的美国专利(nonvolatilefulladdercircuit(非易失性全加法器电路))；4：non-volatilememoryandnormally-offcomputing(非易失性存储器和常闭计算),t.kawahara,centralresearchlaboratory,hitachi,ltd.,asp-dac2011,2011年1月26日,yokohama,japan；以及5：spin-transfertorquemagnetoresistiverandom-accessmemorytechnologiesfornormallyoffcomputing(用于常闭计算的自旋传递扭矩磁阻随机存取存储器技术),k.ando,s.fujita,j.ito,s.yuasa,y.suzuki,y.nakatani,t.miyazaki和h.yoda.journalofappliedphysics,2014doi:10.1063/1.4869828。

图23a和图23b一般性地示出在本文描述的本发明实施例中的包括非易失性存储器层和逻辑层的3d集成电路的多个层的制造。图23a和图23b中的非易失性存储器层包括存储器元件、导电位线和字线、选择晶体管、带隙和解码器逻辑，以及感测放大器和相关晶体管。为了半导体设计和制造，本领域技术人员公知在非易失性存储器层中还包括绝缘层。衬底可以是硅、玻璃或适于沉积和图案化所需晶体管和存储器元件的其它材料。如果衬底是硅衬底，则第一层电路可由cmos电路组成，其上面的层包括基于tft的电路和存储器元件。逻辑层还可包括在本文上一段落中所述的5篇参考文献中所述的非易失性锁存器、全加法器和多路复用器的元件，并且5篇参考文献以其全文通过引用并入本文。集成电路的每个层可以仅仅是存储器层或逻辑层，或两者的组合，这取决于集成电路的具体功能，并且该设计将通过最小的长度互连和设计者可以考虑的其它因素来优化速度和功率。所述的架构对在第一实施例的描述中由adapteva公司推出的多核大规模并行处理芯片是非常有益的。单片集成电路中的多层通过薄膜晶体管和存储器元件的低温处理来实现；因此集成电路可以基本上或完全在beol设备中制造。这进一步实现了低成本，但是该装置将具有高密度存储器和逻辑、低功率和快速的速度。根据本文描述的发明制造的装置可被认为是微处理器、微控制器、fpga、gpu、pld、asic、assp、dsp、mems装置或其混合。一种这样的混合装置可以是改进的集成微处理器、fpga和共享存储器装置，类似于由src计算机(srccomputers)推出并在号为7,282,951的美国专利中所述的那样，包括混合叠层集成电路晶粒元件的可重构处理器模块(reconfigurableprocessormodulecomprisinghybridstackedintegratedcircuitdieelements)，该美国专利以其全文通过引用并入本文。图23c示出由huppenthal等人教导的混合装置，其包括微处理器、fpga和存储器的叠层晶粒。接触点的尺度要大得多，因此不能如本文所述的单片3d设计那样提供大量的互连。根据现有技术的晶粒的薄化和叠层这种晶粒包含由本文所述的本发明消除的复杂度。

在fpga中使用tft用于编程电路而不是操作电路的现有技术示例是madurawe的以下参考文献，所有这些参考文献以其全文通过引用并入本文：由udaya于2014年11月27日提交的美国专利申请公开2014/0346571；由madurawe于2013年1月3日提交的美国专利申请公开2013/0002296；由madurawe于2014年10月7日提交的号为8,856,699的美国专利；由madurawe于2014年9月9日提交的号为8,829,664的美国专利；由madurawe于2012年12月20日提交的美国专利申请公开2012/0319728；由madurawe于2014年5月1日提交的美国专利申请公开2014/0117413；由madurawe等人于2009年5月21日提交的美国专利申请公开2009/0128189；由madurawe于2009年1月1日提交的美国专利申请公开2009/0004788；由madurawe于2009年12月22日提交的号为7,635,988的美国专利；由madurawe于2007年9月4日提交的号为7,265,421的美国专利；由madurawe于2006年3月28日提交的号为7,018,875的美国专利；由madurawe于2010年8月17日提交的号为7,777,319的美国专利；由madurawe于2010年2月2日提交的号为7,656,192的美国专利；由madurawe于2009年5月26日提交的号为7,538,575的美国专利；由madurawe于2008年11月4日提交的号为7,446,563的美国专利；由madurawe于2006年9月26日提交的号为7,112,994的美国专利；由madurawe于2004年1月8日提交的美国专利申请公开2004/0004239。madurawe教导了使用非晶硅(a-si)tft来制造作为fpga的编程级的电路基层上方的sram。另一方面，本文公开的发明教导了对于3d中的操作电路(逻辑)使用tft，为了更广泛的各种目的包括存储器和i/o在内。

另外的装置也可以结合到到到根据上面针对图23a和图23b列出的示例制造的片上系统中，诸如图像传感器(摄像机)、rf电路(无线通信)、mems装置、i/o电路、能量存储和相关的功率电子器件以及其它数字或模拟电路-全部在beol设备中用薄膜晶体管制造。

具体实施方式

根据本发明的第一、第二、第三、第四、第五、第六、第七和第八实施例演示了实现本发明的最佳模式。

下面将参照附图解释说明本公开的实施例。注意在下面的解释说明中，相同的附图标记表示具有几乎相同功能和布置的构成要素，并且仅在必要时进行重复解释说明。

还应注意，下面呈现的每个实施例仅公开了一种用于体现本发明技术构思的装置或方法。因此，本公开的技术构思并不将构成部件的材料、结构、布置等限制到以下所述的那些。本公开的技术构思可以在所附权利要求的范围内进行各种改变。

第一实施例

图7是根据本发明第一实施例制造的三维存储器阵列的横截面视图。存储器阵列(63)是根据图6a制成的交叉点mram阵列，由此将bbsd结合到每个存储器元件中。硅晶圆衬底(60)上设置有在衬底上制造的cmos电路(61)。这种电路在技术节点(fc)下制造，该技术节点(fc)可与用于mtj层的技术节点(fm)的大小相同或者更小或更大，这取决于cmos电路的性质。例如，与驻留在电路上方的嵌入式存储器阵列(fm)相比，可在较小的技术节点fc制造微处理器或高端fpga。这种嵌入式存储器比单独的芯片成本低，并且提供更高的速度，因为不需要芯片外延迟。由于电路的减少，也实现了更低的功耗。另一方面，与存储器阵列的技术节点(fm)相比，独立的存储器装置可具有较大的技术节点fc。在专用存储器装置中，高密度对于低成本是至关重要的；因此，存储器阵列的技术节点(fm)将尽可能的小，而与微处理器相比，cmos电路将相对较不复杂，因此，为了降低成本，可在比存储器阵列的技术节点(fm)大的技术节点(fc)下制造。这种电路可包括用于存储器阵列(63)的带隙和解码器逻辑，以及用于第一存储器阵列(mtj-l1)的选择晶体管。用于存储器阵列(mtj-l1至mtj-ln)的附加电路在设置于存储器阵列之间的薄膜晶体管(tft-l1至tft-ln)的各个层(64)中提供。tft电路在比fm大得多的技术节点(ft)下制造，例如比fm大40％至1000％。互连层(62)在技术节点fm下制造以提供字线和位线到相应的字驱动器和位驱动器电路的互连。如图10a中所示，相对较大的薄膜晶体管在大面积上的放置使得位线和字线不在这些线的末端处互连，而是沿着线的各个中间点处进行互连，从而最小化互连的复杂性。形成从一个或多个tft层到相关的可以驻留在或可以不驻留在cmos电路层上的带隙和解码器逻辑(未示出)的另外的互连(65)。优选地，带隙和解码器逻辑晶体管位于相同的层上或紧邻相应的位或字选择晶体管定位，以便提供较短的互连，其由于较低的构造复杂度而提供较高的运行速度和较低的成本，在这种情况下这种晶体管将位于tft层上。tft层优选地包括用于在其上方或下方的mtj层的字驱动器电路，以及用于在其上方或下方的mtj层的位驱动器电路。例如，tft-l1可包括用于mtj-l1的位驱动器晶体管和用于mtj-l2的字驱动器晶体管；tft-l2可包括用于mtj-l2的位驱动器晶体管和用于mtj-l3的字驱动器晶体管；等等。用于mtj-l1的字驱动器晶体管将驻留在cmos电路层上。在这种情况下，如果解码器和带隙逻辑电路位于tft层上，则除了顶层tft-ln之外的每个tft层将包括至少(m×3)+(n×2)个晶体管，以及附加晶体管。

如前所述，如图7中所示的存储器装置可制备成半导体电路的cmos层上方的嵌入式存储器，半导体电路诸如asic、assp、fpga、pld、gpu、可编程片上系统、dsp、微控制器或微处理器芯片，提供更低的成本和对非易失性存储器的简单快速访问，而不必离开芯片。如前所述，存储器的多个较小块优于存储器的较少个数的较大块以获得许多优点。首先，在更大的存储器块中会有更多的潜行路径；因此，与较小的块相比，如果写入到较大的存储器块，则功耗将会增加。存储器块越小，则成问题的潜行路径就越少。具有多个更小的存储器块允许设计者将较小的存储器块分配给底层cmos电路中(诸如在微处理器、fpga、gpu、pld、asic、assp、dsp、微控制器或可编程片上系统中)的每个逻辑块。可以同时访问多个较小的块；由于较短的等待时间，到存储器块的较短互连导致较低功耗的更快运行。因此，中小型阵列更有利于嵌入式存储器应用，从而更有效地对存储器组进行寻址。如果更多更小的阵列可用，而不是较少的大阵列，则可以同时读取更多位元。与较小的阵列相比，对较大的阵列进行写入和读取的功耗将更高。本文中的存储器技术如何应用于未来的嵌入式存储器应用中的示例在由adapteva开发的处理器芯片中。adapteva是一家半导体公司，其已经开发出一种高能效的多核可扩展处理器芯片，用其主显节(epiphany)架构进行并行计算。adapteva的路线图http://www.adapteva.com/introduction/示出每芯片64k(252×252)个内核，到2018年每个芯片具有在7nm技术节点下的1mb存储器。如果芯片尺寸为10mm×10mm，也就是核心尺寸为40微米×40微米。单层单阵列8mb(1mb)存储器将是2828×2828位，其等于14nm(2f@7nm技术节点)间距。这假定可用适当的高开/关比选择开关对本文所论述的对泄漏路径提供的充分解决方案来制造大阵列装置。备选地，1mb存储器可由100个较小的阵列组成，每个存储器测得为283×283位。不用制造微处理器层的7nm技术节点实现来存储器层，而是可选择14nm或甚至22nm的技术节点下制造存储器，以便存储器层将位于cmos逻辑区域的上方。1mb的存储器大小可用附加层(4层，如果14nm节点；10层，如果22nm节点)叠层实现，并且tft不占据存储器阵列面积外部的珍贵外围区域，而是直接位于存储器阵列区域上方或下方的区域中。此外，tft技术节点可以比存储器技术节点更大(诸如32nm或45nm)。如果对于给定的存储器层而言在晶粒面积大小方面没有任何损失，则与较少的大阵列相比，更优选多个较小的存储器阵列。写入和读取的速度、更低的功耗以及对于二极管和存储器元件的更广泛的适用性都是较小的存储器阵列优于较大的存储器阵列的设计益处。仅当tft不在外围上放置而是基本上位于存储器阵列区域之下或之上，才可实现上述而在晶粒尺寸面积上没有损失。在阵列面积上的tft的这种放置还提供大量的面积以允许更低的成本、更大的技术节点被实施用于tft制造步骤。因此，通过提供上述cmos层存储器、每个核心的多个小存储器阵列以及不增加存储器阵列所需的晶粒面积的层间tft放置，本文公开的用于嵌入式存储器的技术是用于诸如adapteva的主显节架构的装置的最佳架构。这一切都目标在于更快运行、低功耗、更小晶粒尺寸以及更低成本。

第二实施例

图8是根据本发明第二实施例制造的三维存储器阵列的横截面视图。存储器阵列(63)是根据图6a制成的交叉点mram阵列，由此将bbsd结合到每个存储器元件中。低成本玻璃衬底(70)设置有在衬底上制造的第一薄膜晶体管层(tft-l1)电路。这种电路在技术节点(ft)下制造，该技术节点(ft)可与mtj层的技术节点(fm)具有相同的大小，但是优选地为了节省成本而可大于fm。这种电路可包括用于存储器阵列(63)的带隙和解码器逻辑，以及用于第一存储器阵列(mtj-l1)的选择晶体管。用于存储器阵列(mtj-l1至mtj-ln)的附加电路在设置于存储器阵列之间的薄膜晶体管(tft-l2至tft-ln+1)的各个附加层(64)中提供。tft电路在比fm大得多的技术节点(ft)下制造，例如比fm大40％至1000％。互连层(62)在技术节点fm下制造以提供字线和位线到相应的字驱动器和位驱动器电路的互连。如图10a中所示，相对较大的薄膜晶体管在大面积上的放置使得位线和字线不是在这些线的末端处互连，而是沿着线的各个中间点进行互连，从而最小化互连的复杂性。形成从一个或多个tft层到相关的可以驻留在或可以不驻留在tft-l1电路层上的带隙和解码器逻辑(未示出)的另外的互连(65)。优选地，带隙和解码器逻辑晶体管位于相同的层上或紧邻相应的位或字选择晶体管定位，以便提供较短的互连，其由于较低的构造复杂度而提供较高的运行速度和较低的成本，在这种情况下这种晶体管将位于tft层上。tft层优选地包括用于在其上方或下方的mtj层的字驱动器电路，以及用于在其上方或下方的mtj层的位驱动器电路。例如，tft-l1可包括用于mtj-l1的字驱动器晶体管；tft-l2可以包括用于mtj-l1的位驱动器电路和用于mtj-l2的字驱动器晶体管；tft-l3可包括用于mtj-l2的位驱动器晶体管和用于mtj-l3的字驱动器晶体管；等等。在这种情况下，如果解码器和带隙逻辑电路驻留在tft层上，每个中间tft层(不包括底层和顶层)可包括至少(m×3)+(n×2)个晶体管，以及附加晶体管。

第三实施例

图9是根据本发明第三实施例制造的三维存储器阵列的横截面视图。存储器阵列(63)是根据图6a制成的交叉点mram阵列，由此将bbsd结合到每个存储器元件中。低成本玻璃衬底(70)设置有在衬底上制造的第一薄膜晶体管层(tft-l1)电路。这种电路在技术节点(ft)下制造，该技术节点(ft)可与mtj层的技术节点(fm)具有相同的大小，但是优选地为了节省成本而可大于fm。这种电路可包括用于存储器阵列(63)的带隙和解码器逻辑，以及用于第一存储器阵列(mtj-l1)的选择晶体管。用于存储器阵列(mtj-l1至mtj-ln)的附加电路在设置于每两个存储器阵列之间的薄膜晶体管(tft-l2至tft-l(n/2+1))的各个附加层(64)中提供。tft电路在显著大于fm的技术节点(ft)下制造，例如比fm大40％至1000％。互连层(62)在技术节点fm下制造，以提供位线与相应的位线驱动器电路的互连。交替的成对存储器阵列共享共同字线(66)，其通过互连(65)互连到tft层(例如tft-1)。图5示出在不同的存储器阵列上的相应存储器单元的横截面视图，其在两个存储器阵列的接口(66)处共享共用字线。图9的构造变化可包括在不同存储器层上的存储器单元，如图20中所示其共享共用位线(bl)，而不是如图9所示共享公用字线(wl，66)。此外，互连(65)可以连接到cmos电路而不是tft；因此，并不是存储器阵列中的所有导线都必须连接到tft。tft可仅连接到存储器阵列中的第一组导线(例如，字线)或仅连接到第二组导线(例如，位线)或连接到两者。然而，由于tft可在低温下制造而不破坏存储器元件(磁性层)的事实，tft能够实现存储器装置的3d构造。

第四实施例

图23a和图23b是可根据本发明第四实施例设计和制造的3d电路的图示。多个存储器和逻辑层允许超高密度和短信号路径，这导致高速度和较低功率。利用用于第一衬底层上方的3d层的tft提供真正单片3dic的低成本制造。

第五实施例

图30是根据本发明第五实施例制造的在常规cmos半导体装置上的基于tft的i/o电路的示意图。半导体装置的i/o电路区域(312)部分或全部由tft制成，从而实现高的i/o焊盘计数并使用装置顶部的大部分面积来放置焊盘(315)。核心cmos电路(311)利用硅衬底(314)上的大部分或全部面积用于装置的核心功能。半导体装置可以是具有i/o电路的微处理器(cpu)、微控制器、gpu(图形处理单元)、fpga、pld、assp、dsp、asic或其它半导体装置。i/o焊盘间距(p)可以为100微米或更小，例如，其可以使得能够每平方厘米超过5000个i/o焊盘，甚至每平方厘米半导体装置晶粒面积超过10000个i/o焊盘。因此，在常规尺寸的ic晶粒上可能够使用宽i/o(4096个数据信号焊盘)和超宽i/o，其具有适合于直接芯片附接组装方法的焊盘间距。晶粒可直接接合到pcb或其它衬底或内插件衬底上，以便随后附接到pcb或其它衬底。

第六实施例

图32a是3d集成电路(芯片)的图示，其包括多个非易失性存储器(325)、逻辑(324)、显示器(323)和i/o(321)以及基本上是tft的电路的相关晶体管。可选地，衬底(326)可以是硅，其中第一层电路由常规的单晶硅cmos组成。备选地，衬底(326)优选是玻璃、石英或其它合适的衬底，因此所有层都将tft用于所需电路。显示器(322)优选地基于发光技术，诸如oled或led，并且包括多于一层以考虑到可穿戴计算应用的微型显示器的高亮度要求。图32b示出微芯片(322)面积相对于芯片的i/o(321)面积的取向可被设计成允许适合于可穿戴计算装置设计的紧凑要求的薄型芯片。

第七实施例

图33a是根据本发明实施例的多层衬底(330)上的芯片外制造的i/o电路的图示，以及图34是根据本发明实施例的附接到相关芯片的多层衬底上的芯片外制造的i/o电路的侧视横截面视图。通常在芯片上制造的大多数或所有i/o电路被制造在衬底上，包括基于tft的i/o电路(333)。i/o互连(总线线路)334在衬底表面上制造，或者在多层衬底(诸如多层印刷电路板)的优选情况下，在衬底的多层中制造。将i/o电路(333)和金属线互连(334)组合到单个部件上减少了设计挑战和相关成本，并增加了装置的可靠性。微处理器芯片(332)、存储器芯片(331)和其它芯片可通过直接芯片附接方法直接附接到衬底，如现有技术(如图26)所述的通过焊料凸点(335)连接到i/o焊盘或其它过程。

第八实施例

图35是根据本发明实施例的集成电路的侧视横截面视图，其包括在共用衬底(330)(优选地是多层衬底，诸如多层印刷电路板)上制造的i/o、存储器、逻辑或其它电路。存储器电路(336)、微处理器电路(337)、i/o电路(333)和全部基于tft的其它电路可直接在衬底上制造。电路可以制造成多层以实现如本文所述的3d集成电路。对于存储器电路(336)而言，可优选地在共用衬底(330)上制造i/o电路和选择晶体管以及解码器逻辑晶体管和带隙电路晶体管，但使得存储器阵列(仅包括存储器元件以及位线和字线)在单独的衬底上制备，以便随后通过直接芯片附接或其它方法附接到存储器tft电路。这种方案的益处是能够实现商业模式，由此使得制造商可专注于其核心制造能力-无论是高端cmos(微处理器)、新型存储器技术(mram阵列)还是薄膜晶体管制造-而且各个组件可汇聚在一起以便以合理的焊盘间距组装，以便提供高的可靠性。

应当注意的是，图7至图9仅用于高级别说明性的目的，而不是作为本领域技术人员已知的晶体管或mtj层和tft层之间的互连设计的详细图示。例如，美国专利6,838,721(garni)示出本领域技术人员公知的多层金属线和绝缘体层包括晶体管之间的互连和到存储器单元的导线(参见图3b)。此外，本领域内技术人员公知在tft层(64)和更靠近衬底或在衬底上的其它电路之间的互连(65)。

形成从一个或多个tft层到相关的带隙和解码器逻辑(未示出)的另外的互连(65)，相关的带隙和解码器逻辑可以驻留在或可以不驻留在tft-l1电路层上，在存储器阵列的正上方或正下方的面积内，从而不占据珍贵的外围区域。优选地，带隙和解码器逻辑晶体管位于相同的层上或紧邻相应的位或字选择晶体管定位，以便提供较短的互连，其由于较低的构造复杂度而提供较高的运行速度和较低的成本，在这种情况下这样的电路将位于每个tft层上。在本实施例中，中间tft层包括用于位于tft层正上方和位于tft层正下方的mtj层的位线驱动器的晶体管。因此，这种中间tft层上的晶体管数量至少为2×(n×2)＝4n。备选地，tft层可以制造为两层，第一层提供用于tft层下方的mtj层的位驱动器晶体管，第二层提供用于tft层上方的mtj层的位驱动器晶体管。

如图10a中所示，相对较大的薄膜晶体管在大面积上的放置使得位线和字线不是在这些线的端部处(即不在周边区域中)，而是沿着存储器阵列正上方或正下方的线路的各个中间点处互连，从而最小化互连的复杂性。可用于定位晶体管(81)的平均面积取决于存储器阵列的尺寸(m×n)和要在给定层上制造的晶体管的数量。应当理解的是根据存储器阵列的尺寸和要在层上提供的功能(例如，选择晶体管和解码器逻辑晶体管)来提供用于放置晶体管的不同尺寸的区域(81)的各种宽范围的可能性。由于可以在较大的技术节点下制造tft，所以用于tft和导线之间的互连的区域(82)可被设计成提供足够的面积来应对较大和较小的技术节点电路之间的对准挑战。

应注意，本文所述的大多数实施例示出了跨越大面积放置的相对大的薄膜晶体管，如图10a中所示，以便实现位线和字线不是在这些线的端部处(即不在周边区域中)，而是沿着存储器阵列正上方或正下方的线路的各个中间点处互连，从而最小化互连的复杂性。然而，可能需要放置附加晶体管，使得电流可被引导跨过整个位线，例如以便在写入到期望的存储器单元之前在自由层中引起预倾斜，如现有技术中所论述的那样。在这种情况下，导电位线可制造成具有延长的长度并且被带到电路的另一层，以使得能够与图10a中所示类似在较大的区域上分布较大晶体管的放置。

本发明的另一方面是可通过控制中间节点电压来进一步最小化泄漏电流，这也使得能够对较大的阵列进行写入和读取。图6b是在每个存储器单元处具有背对背肖特基二极管的磁性随机存取存储器(mram)交叉点阵列的电路图，其通过控制中间节点电压来进一步最小化泄漏电流。中间节点电压在本文中定义为不用于所选择的读取或写入操作的在位线或字线上的无关电压。在交叉点存储器的给定的常规读取或写入操作中，单个位线和单个字被置位(asserted)成读取或写入位元。阵列中的所有其它存储器元件即使在每个存储器元件上都使用背对背肖特基二极管也会由于中间泄漏路径而经受电压和电流。优选消除那些无关的电压和电流。通过控制未被置位的字线和位线电压，消除了大多数无关电流和电压。例如，如图6b中所示，对于单元c32、tb3和tw2上的写入操作将被置位。a3和b2将被给予适于所需写入操作的适当电压。a1、a2、a4至an将被设置为不同的电压，而b1、b3至bm将被设置为不同的电压，以最小化泄漏电流和电压。为了在单元c32上的读取操作，tb3和ts2将在a3上以适当的电压置位。图6b的电路设计还允许同时在字线上读取和写入多个位元-例如可以在一个字线上写入或读取n＝1024的阵列，即八(8)个126位的字。如果例如图6b中的整个字线(wl2)将被写入，则tw2将被置位，以及tbl至tb(n)将被置位。b2和al至an将被给予用于给定写入操作的适当电压。为了读取整个字线，感测晶体管(tsl至ts(m))将需要位于位线(bl1至bln)上而不是如图6b所示的字线上；此外，每个位线将需要感测放大器。tw2将与用于读取操作的感测晶体管(位于位线上)一起被置位。

图6b仅示出直接耦合到导电位线的一个位线选择晶体管。位线晶体管(tbl至tbn)可连接到多个电压水平(a)中的一个。字线晶体管(tw2，tw4，...twm)也可以连接到多个电压水平(b)中的一个。该架构使得能够驱动电流或电压驱动的非易失性存储器元件。此外，感测放大器不需要专用于每个字线，而是可用于一个以上字线，诸如每m个字线对应一个sa。因此，包括图6a中的感测放大器的选择晶体管的总数是(2×n)+(3×m)＝5m(如果m＝n)，由此如图6b中所示，选择晶体管和感测放大器晶体管的数量是(1×n)+(2×m)＝3m(如果m＝n)，晶体管显著减少。相比于图6a，图6b中的感测放大器的减少表示晶体管的进一步减少。在这种情况下，对于给定的阵列具有较少的晶体管，在每个晶体管可用的阵列的下方或上方有更多的面积，因此可以采用更大的ft。返回参考图11b，其仅用于说明目的，最大ft假定制造一层tft来对位线晶体管进行寻址。图11b中的表基于与图6a相当的电路，其中对于阵列总共有2n个位线晶体管而言，每个位线上有两个晶体管。如果要考虑图6b，其中对于阵列总共n个位线晶体管而言，每个位线上仅有一个晶体管，ft的最大值将是图11b中所示的两倍。当然，可以设计为在单个层上包括额外的晶体管，诸如带隙和解码器逻辑晶体管以及来自另一mtj层的字或位线晶体管，因此最大ft将相应地减小。许多配置都可用于优化成本和性能，这一切都符合本发明的精神和范围-也就是说，用于存储器单元制造的技术节点与用于晶体管制造的技术节点解耦，从而允许晶体管以更低的成本(更大的技术节点)制造并且基本上放置在存储器阵列的上方或下方，使得在存储器阵列的外部不需要外围区域。这样的外围区域是昂贵的，因为当制造昂贵的(小技术节点)存储器单元时，外围区域将减少经处理的区域。还要注意，上述原理也适用于基于硅的cmos电路层。

应当注意，可在不偏离本发明范围的情况下修改上述实施例中所示的层(mtj和tft)的顺序和组合。本发明的关键方面是可在生产线后端工艺(beol)设备中生产高密度非易失性交叉点存储器装置，而不需要硅半导体生产线的高成本前端处理。

图46a至图46h示出各种商业模型，由此可以制造根据本发明实施例的存储器芯片以及存储器和处理器模块。本文描述的发明是如此的以至于为了完全发展，本发明对半导体工业将是突破性的。理想情况下，如图46f中所示的集成fab(晶圆厂)(fab-x(晶圆厂-x))或fab-y(晶圆厂-y))希望减少衬底的传输并优化生产率，从而降低成本。特别是集成非易失性存储器制造、tft制造并制造基于tft的微处理器的fab-y是终点(holygrail)，其中本文描述的发明将赢得制造如图35中所述装置的行业。图35示出根据本发明实施例的集成电路的侧视截面图，其包括在共用多层(pcb)衬底上制造的基于tft的i/o、存储器、逻辑或其它电路，由此所有与存储器相关的电路(336)和处理器(337)用tft制造，并且可在大尺寸的pcb、玻璃或其它衬底上加工，从而提供规模经济性并因此降低生产成本。不依赖于常规cmos，并脱离限制于直径为450mm的硅晶圆制造的约束，制造基础设施现在可能会大幅改变为更大的衬底(在平板显示器行业中使用的3米×3米玻璃衬底)、柔性衬底、一次性/可重复使用的衬底、卷对卷工艺等，开辟了近半个世纪未见的半导体行业新时代、真正提供低成本的生产可能性以便提供万亿个iot(物联网)装置和其它半导体集成电路。

然而，在达到集成fab晶圆厂的终点之前，本文描述的发明可通过现有的cmos晶圆厂(fabc)和用于tft制造的专用晶圆厂(faba)以及专用于制造非易失性存储器元件的专用晶圆厂(fabb)来实现，如图46a至图46e和图46h中所示。图46a至图46c示出可以在所采用的存储器技术和所采用的tft的约束下制造中速装置，而不考虑使用高速缓存存储器或宽i/o。图46d示出可通过采用图21a和图43中所示的高速缓存存储器方法来制造高速(例如dd4数据速率)装置。图46e示出可通过在微处理器和存储器芯片接口处采用宽io总线来制造高速装置，实现如wideio2规范中所述的速度或更高的速度，如本文公开内容所述那样，如果利用超宽总线-这是通过使用基于tft的i/o电路而变得能够实现的。图46g总结了利用tft和非易失性存储器晶圆厂来制造存储器芯片331、3331和331x的不同方案。所有存储器芯片都包括在最小的交叉点存储器阵列设计中的存储器元件和导线(331x)，并且还可包括用于驱动器、解码器逻辑、感测电路和带隙电路的tft(331)，并且还可包括基于tft的i/o电路(3311)。能够实现高速的高速缓存存储器接口芯片(361)不需要由常规的晶体硅cmos工艺制造，而是也可以用高速tft制造来实现预期的任务。这样的高速tft可以是多晶硅tft、cdsetft、更高迁移率igzo或其它aostft，或者包括碳纳米管(cnt)或石墨烯的tft，如本公开内容中所指出的那样。图46h示出不同技术的tft(在分立晶圆厂(fab-a'和fab-a”中)或在集成晶圆厂中)可用于生产用于存储器逻辑的tft装置(图39)、用于存储器i/o的tft(图33b)和用于高速缓存(例如，sram)存储器361芯片的tft。此外，诸如gaas晶体管的其它化合物半导体在速度方面的性能优于晶体硅晶体管，因此提供了另一种选择，以根据本发明的实施例采用用于与存储器相关联的逻辑的tft来实现非常高速的非易失性存储器。

从上面的说明可以理解，本发明可以各种方式实施，包括以下设备描述a1至a60：

a1.一种集成电路装置，其包括：

存储器阵列，其布置成矩阵并且包括多个并行的第一导线，在多个交叉区域处与所述第一导线重叠的多个并行的第二导线，多个存储器单元，每个存储器单元设置在导线的交叉区域处，在第一端子处电耦合到第一导线中的一个以及在第二端子处电耦合到第二导线中的一个，并且包括可控电阻；

其中第一导线或第二导线中的每个导线或第一导线和第二导线两者电耦合到至少一个薄膜晶体管；以及

其中所述晶体管基本上位于存储器阵列的上方或下方。

a2.根据上述a1的装置，其特征在于，薄膜晶体管具有的最小特征尺寸为存储器单元的最小特征尺寸的40％或更大。

a3.根据上述a1的装置，其特征在于，存储器单元是磁性隧道结，其由至少一个具有固定磁化方向的钉扎铁磁层和具有可逆磁化方向的自由铁磁层组成，所述钉扎层和自由层由薄隧道势垒层彼此分离。

a4.根据上述设备a1的装置，其特征在于，存储器阵列是电阻随机存取存储器阵列。

a5.根据上述设备a1的装置，其特征在于，存储器阵列是微处理器、微控制器、fpga、gpu、pld、asic、assp、dsp或其它集成电路的嵌入式存储器。

a6.根据上述设备a1的装置，其特征在于，双向选择开关位于每个存储器单元和所述导线之一之间。

a7.根据上述设备a1的装置，其特征在于，存储器阵列的大小为256位线乘256字线或更小。

a8.一种集成电路装置，其包括：

在垂直方向上彼此分离的至少两个存储器阵列，每个存储器阵列布置成矩阵并且包括多个并行的第一导线，在多个交叉区域处与所述第一导线重叠的多个并行的第二导线，多个存储器单元，每个存储器单元设置在导线的交叉区域处，在第一端子处电耦合到第一导线中的一个以及在第二端子处电耦合到第二导线中的一个，并且包括可控电阻；

其中第一导线或第二导线中的每个导线或第一导线和第二导线两者电耦合到至少一个薄膜晶体管；以及

其中所述晶体管基本上位于存储器阵列的上方或下方。

a9.根据上述设备a8的装置，其特征在于，薄膜晶体管具有的最小特征尺寸为存储器单元的最小特征尺寸的40％或更大。

a10.根据上述设备a8的装置，其特征在于，存储器单元是磁性隧道结，其由至少一个具有固定磁化方向的钉扎铁磁层和具有可逆磁化方向的自由铁磁层组成，所述固定层和自由层由薄隧道势垒层彼此分离。

a11.根据上述设备a8的装置，其特征在于，存储器阵列是电阻随机存取存储器阵列。

a12.根据上述设备a8的装置，其特征在于，存储器阵列是微处理器、微控制器、fpga、gpu、pld、asic、assp、dsp或其它集成电路的嵌入式存储器。

a13.根据上述设备a1的装置，其特征在于，使用缓冲存储器以便使得来自外部源的i/o比到达非易失性存储器阵列的i/o在更高的时钟速度下。

a14.根据上述设备a8的装置，其特征在于，使用缓冲存储器以便使得来自外部源的i/o比到达非易失性存储器阵列的i/o在更高的时钟速度下。

a15.根据上述设备a13的装置，其特征在于，缓冲存储器驻留在非易失性存储器阵列位于其上方的同一基底硅衬底上。

a16.根据上述设备a13的装置，其特征在于，缓冲存储器驻留在附接到非易失性存储器装置的单独晶粒上。

a17.根据上述设备a14的装置，其特征在于，缓冲存储器驻留在非易失性存储器阵列位于其上方的相同基底硅衬底上。

a18.根据上述设备a14的装置，其特征在于，缓冲存储器驻留在附接到非易失性存储器装置的单独晶粒上。

a19.一种集成电路装置，其包括由薄膜晶体管组成的多个逻辑块和在垂直方向上的在逻辑块之间的互连。

a20.一种集成电路装置，包括多层存储器阵列和由薄膜晶体管组成的逻辑块以及在垂直方向上的在层之间的互连，由此存储器阵列布置成矩阵并且包括多个并行的第一导线，在多个交叉区域处与所述第一导线重叠的多个并行的第二导线，多个存储器单元，每个存储器单元设置在导线的交叉区域处，在第一端子处电耦合到第一导线中的一个以及在第二端子处电耦合到第二导线中的一个，并且包括可控电阻；

其中第一导线或第二导线中的每个导线或第一导线和第二导线两者电连接到至少一个薄膜晶体管；以及

其中所述晶体管基本上位于存储器阵列的上方或下方。

a21.根据上述设备a20的装置，其特征在于，该装置包括微处理器、微控制器、fpga、gpu、pld、asic、assp、dsp、mems或其混合。

a22.根据上述设备a20的装置，其特征在于，该装置包括具有薄膜晶体管的微显示器。

a23.根据上述设备a20的装置，其特征在于，该装置包括微处理器、fpga和共享存储器。

a24.根据上述设备a20的装置，其特征在于，该装置包括能量存储装置。

a25.根据上述设备a20的装置，其特征在于，该装置包括rf装置。

a26.根据上述设备a20的装置，其特征在于，该装置包括图像传感器。

a27.一种包括由薄膜晶体管构成的i/o电路的集成电路装置。

a28.根据上述设备a27的装置，其特征在于，该装置的核心电路基于cmos晶体管，并且基本上所有的i/o电路位于核心电路的上方。

a29.根据上述设备a27的装置，其特征在于，用于数据信号的i/o焊盘计数为4096或更多。

a30.一种装置，其包括第一衬底，由位于所述第一衬底上的薄膜晶体管组成的i/o电路，由此与所述i/o电路的一部分相关的核心电路驻留在第二衬底上并连接到所述i/o电路。

a31.根据上述设备a30的装置，其特征在于，第一衬底是印刷电路板。

a32.根据上述设备a30的装置，其特征在于，第一衬底是玻璃衬底。

a33.根据上述设备a30的装置，其特征在于，第一衬底是硅插入件或有机插入件。

a34.根据上述设备a30的装置，其特征在于，还包括驻留在所述第一衬底上或所述第一衬底内的i/o总线线路。

a35.根据上述设备a34的装置，其特征在于，i/o总线线路将第一核心电路的第一i/o电路连接到第二核心电路的第二i/o电路。

a36.根据上述设备a35的装置，其特征在于，第一核心电路是驻留在第二衬底上的微处理器、fpga、asic或assp。

a37.根据上述设备a34的装置，其特征在于，第二核心电路与存储器相关。

a38.根据上述设备a37的装置，其特征在于，存储器驻留在所述第一衬底上。

a39.根据上述设备a37的装置，其特征在于，存储器驻留在第三衬底上并且连接到所述第二i/o电路。

a40.根据上述设备a6的装置，其特征在于，双向选择开关是背对背肖特基二极管。

a41.根据上述设备a30的装置，其特征在于，第一衬底是金刚石衬底。

a42.根据上述设备a1的装置，其特征在于，存储器单元是vcma存储器单元。

a43.根据上述设备a8的装置，其特征在于，存储器单元是vcma存储器单元。

a44.根据上述设备a20的装置，其特征在于，存储器单元是vcma存储器单元。

a45.根据上述设备a37的装置，其特征在于，存储器基于vcma存储器单元。

a46.根据上述设备a1的装置，其特征在于，薄膜晶体管是igzo薄膜晶体管。

a47.根据上述设备a8的装置，其特征在于，薄膜晶体管是igzo薄膜晶体管。

a48.根据上述设备a20的装置，其特征在于，薄膜晶体管是igzo薄膜晶体管。

a49.根据上述设备a27的装置，其特征在于，薄膜晶体管是igzo薄膜晶体管。

a50.根据上述设备a30的装置，其特征在于，薄膜晶体管是igzo薄膜晶体管。

a51.根据上述设备a1的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a52.根据上述设备a8的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a53.根据上述设备a20的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a54.根据上述设备a27的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a55.根据上述设备a30的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a56.根据上述设备a37的装置，其特征在于，薄膜晶体管由石墨烯或碳纳米管构成。

a57.根据上述设备a1的装置，其特征在于，存储器单元是siox忆阻器单元。

a58.根据上述设备a8的装置，其特征在于，存储器单元是siox忆阻器单元。

a59.根据上述设备a20的装置，其特征在于，存储器单元是siox忆阻器单元。

a60.根据上述设备a37的装置，其特征在于，存储器基于siox忆阻器单元。

应当理解的是，上述描述旨在是说明性的而非限制性的。在阅读上述描述之后，许多其它实施例对于本领域技术人员而言是明显的。因此，本发明的范围应当参照所附权利要求以及这些权利要求的等同物的全部范围来确定。