锁存电路以及半导体存储器装置的制作方法

本发明涉及一种锁存(latch)电路以及具备该锁存电路的半导体存储器装置，所述锁存电路例如用于暂时记忆从半导体存储器装置读出的数据(data)。所述半导体存储器装置为快闪存储器(flashmemory)等可电性重写的非易失性半导体存储器装置(electricallyerasableprogrammablereadonlymemory，eeprom)等。

背景技术：

已知有一种或非(nor)型非易失性半导体存储器装置(尤其是nor型快闪eeprom)，其是在位线(bitline)与源极线(sourceline)之间并联连接与多条字线(wordline)各自对应的多个存储器胞元晶体管(memorycelltransistor)(以下称作存储器胞元)而构成存储器胞元阵列(memorycellarray)，以实现高集成化。

图1是表示以往技术的nor型快闪eeprom的整体结构的方块图。图1中，nor型快闪eeprom是具备存储器胞元阵列10、控制其动作的控制电路11、行解码器(rowdecoder)12、高电压产生电路13、页面缓冲器(pagebuffer)电路14、列开关(columnswitch)电路15、列解码器(columndecoder)16、指令寄存器(commandregister)17、地址缓冲器(addressbuffer)18、动作逻辑控制器19、数据输入/输出缓冲器50、数据输入/输出端子51、控制信号输入端子53以及地址输入端子54而构成。另外，52为数据线。

为了缩短字线的充电(charge)及放电时间，将存储器胞元阵列10一分为二个存储器库(memorybank)，而设为二个胞元阵列ca0、ca1。页面缓冲器电路14是具备列开关电路14a、感测放大器(senseamplifier)电路14b以及锁存电路14c而构成。此处，感测放大器电路14b具备对从存储器胞元阵列ca0、ca1读出数据的感测电压进行放大的感测放大器sa0～san，锁存电路14c具备锁存器l0～ln。

图1中，为了进行存储器胞元阵列10的字线wl及位线gbl的选择，分别设有行解码器12及列解码器16。控制电路11进行数据写入、抹除及读出的序列(sequence)控制。由控制电路11所控制的高电压产生电路13产生用于数据重写、抹除及读出的经升压的高电压或中间电压。

数据输入/输出缓冲器50被用于数据的输入/输出。即，经由输入/输出缓冲器50、数据线52及列开关电路15，在输入/输出端子51与页面缓冲器电路14之间进行数据的传输。从地址输入端子54输入的地址信号被保持于地址缓冲器18，并被送往行解码器12及列解码器16进行解码，经解码的列选择信号被送往列开关电路15及列开关电路14a。从输入/输出端子51亦输入动作控制的指令。所输入的指令经解码后被保持于指令寄存器17，控制电路11藉此来进行控制。芯片致能(chipenable)信号ceb、写入致能信号web、输出致能信号oeb等外部控制信号经由控制信号输入端子53而导入至动作逻辑控制器19，根据动作模式来产生内部控制信号。内部控制信号被用于控制输入/输出缓冲器50中的数据锁存、传输等，进而被送往控制电路11以进行动作控制。

[现有技术文献]

[专利文献]

[专利文献1]日本专利特开平8-213883号公报

[专利文献2]日本专利特开2009-043357号公报

[专利文献3]美国专利申请公开第2009/0091995号说明书

[发明所欲解决的课题]

图2是表示图1的快闪eeprom的数据读出电路的结构的方块图。图2中，数据读出电路是被包含于页面缓冲器电路14中的电路，且具备列开关电路14a、感测放大器电路14b及锁存电路14c。此处，由页面缓冲器电路14所读出的数据通过包含多工器(multiplexer)21和缓冲器电路22的列开关电路15而输出至数据线52。

如图2所示，在从快闪eeprom读出数据时，谋求高速化的普通方法是：预先一次性读出多个位的数据，并根据总线宽度(buswidth)来以若干个循环(cycle)依序输出这些数据。在图2的情况下，若为256个感测放大器sa0～san(n＝255)以及256个锁存器l0～ln(n＝255)和32位的总线宽度的数据线52，则需要八个循环来将来自存储器胞元阵列ca0、ca1的256位读出数据予以输出。

暂时保持数据的锁存器l0～ln被用于释放感测放大器sa0～san来用以无缝(seamless)地连续读取数据以及输出的下一个读出数据。对于这些感测放大器sa0～san及锁存器l0～ln，不仅要求高速动作，还必须能够以小的消耗电流动作，使电路尺寸小型化。

图3是表示以往例的锁存电路的电路结构的电路图。而且，图4是表示图3的锁存电路的动作的时序图(timingchart)。

图3中，以往例的锁存电路是具备将来自感测放大器sa的感测电压inb予以输入的输入电路30以及彼此级联连接的二个反相器31、反相器32而构成。输入电路30在正电源电压vdd与负电源电压vss之间，具备：

(1)p沟道金属氧化物半导体晶体管(pchannelmetaloxidesemiconductortransistor)(以下称作pmos晶体管)q1，基于感测电压inb来控制流经pmos晶体管q1、q2的信号电流isig；

(2)pmos晶体管q2，基于反相数据致能信号dataenb而导通/断开(on/off)；

(3)n沟道mos晶体管(以下称作nmos晶体管)q3，基于数据致能信号dataen而导通/断开；以及

(4)nmos晶体管q4，基于偏电压bias来控制流经nmos晶体管q3、q4的基准电流iref，

这些mos晶体管q1～q4是串联连接而构成。

pmos晶体管q2的漏极(drain)与nmos晶体管q3的漏极的连接点连接于节点(node)n1。此处，反相数据致能信号dataenb为数据致能信号dataen的反相信号。而且，正电源电压vdd例如为+3v，负电源电压vss例如为0v。

反相器31是由正电源电压vdd与负电源电压vss进行供电，具备：

(1)pmos晶体管q11，基于数据致能信号dataen而导通/断开；

(2)pmos晶体管q12，基于节点n2的节点电压vn2而导通/断开；

(3)nmos晶体管q13，基于节点n2的节点电压vn2而导通/断开；以及

(4)nmos晶体管q14，基于反相数据致能信号dataenb而导通/断开，

这些mos晶体管q11～q14是串联连接地构成。pmos晶体管q12的漏极与nmos晶体管q13的漏极的连接点连接于节点n1。

反相器32是由正电源电压vdd与负电源电压vss进行供电，具备：

(1)pmos晶体管q15，基于反相致能信号enb而导通/断开；

(2)pmos晶体管q16，基于节点n1的节点电压vn1而导通/断开；

(3)nmos晶体管q17，基于节点n1的节点电压vn1而导通/断开；以及

(4)nmos晶体管q18，基于致能信号en而导通/断开，

这些mos晶体管q15～q18是串联连接地构成。pmos晶体管q16的漏极与nmos晶体管q17的漏极的连接点连接于节点n2。反相致能信号enb为致能信号en的反相信号。

在以上述方式构成的锁存电路中，在图4的时刻t1，当致能信号en及数据致能信号dataen分别发生反相，并施加偏电压bias时，对应于感测电压inb，节点电压vn1推移至对应的电位。继而，当在时刻t2时致能信号en发生反相时，节点电压vn2对应于节点电压vn1而推移至对应的电位。并且，在时刻t3～t4的触发器(flip-flop)的反馈期间t10内，各节点电压vn1、vn2分别推移至正电源电压vdd或负电源电压vss以保持数据。

如以上所说明般，在触发器型锁存电路中，根据其中一个节点电压vn1，另一个节点电压vn2发生反相。此处，节点电压vn1是由二个电流isig、iref的差来决定，并且，触发器的状态是否反相是由节点电压vn1来决定。

然而，例如在专利文献1～专利文献3中，尽管揭示了以往技术的各种锁存电路，但存在消耗电流相对较大，电路尺寸亦大，无法实现高速动作的问题。

技术实现要素：

本发明的目的在于提供一种与以往例相比可使消耗电流小、也可使电路尺寸小并可实现高速动作的锁存电路，以及具备该锁存电路的半导体存储器装置。

[解决课题的手段]

本发明的锁存电路包括：

输入电路，包含输入用p沟道mos晶体管，所述输入用p沟道mos晶体管使与来自感测放大器的感测电压相应的信号电流流入；

第1反相器，包含第1p沟道mos晶体管、第1n沟道mos晶体管以及第1节点，所述第1节点将所述第1p沟道mos晶体管与所述第1n沟道mos晶体管予以连接，且所述第1节点连接于所述输入电路；以及

第2反相器，包含第2p沟道mos晶体管、第2n沟道mos晶体管以及第2节点，所述第2节点将所述第2p沟道mos晶体管与所述第2n沟道mos晶体管予以连接，且

所述第1反相器与所述第2反相器是级联连接而构成，

所述第1反相器包含第3n沟道mos晶体管及第4n沟道mos晶体管，所述第3n沟道mos晶体管及第4n沟道mos晶体管连接于所述第1n沟道mos晶体管且彼此并联连接，

在数据的锁存时，所述第3n沟道mos晶体管使与偏电压对应的基准电流流至所述第1反相器，所述第4n沟道mos晶体管在数据的锁存时断开，在数据的保持时导通，藉此所述锁存电路对与所述感测电压对应的数据进行锁存。

所述锁存电路中，所述输入用p沟道mos晶体管及所述第3nmos晶体管具有比在所述第1p沟道mos晶体管及第2p沟道mos晶体管与所述第1n沟道mos晶体管及第2n沟道mos晶体管中能够使用的最小的栅极(gate)长度及最小的栅极宽度大的尺寸。

而且，所述锁存电路中，所述输入电路还包括：第5n沟道mos晶体管，响应重置信号来重置所述第1节点的电压。

进而，所述锁存电路中，所述第1反相器还包括：第3p沟道mos晶体管，连接于所述第1p沟道mos晶体管，响应重置信号来重置所述第1节点的电压。

进而，所述锁存电路中，所述输入电路还包括：第4p沟道mos晶体管，基于数据致能信号而使所述信号电流开始流动。

进而，所述锁存电路还包括：简易反相器，具有仅使所述第2节点的电压反相的功能。

本发明的半导体存储器装置的特征在于包括所述锁存电路。

[发明的效果]

根据本发明，可提供一种与以往例相比可使消耗电流小、也可使电路尺寸小并可实现高速动作的锁存电路，以及具备该锁存电路的半导体存储器装置。

附图说明

图1是表示以往技术的nor型快闪eeprom的整体结构的方块图。

图2是表示图1的快闪eeprom的数据读出电路的结构的方块图。

图3是表示以往例的锁存电路的电路结构的电路图。

图4是表示图3的锁存电路的动作的时序图。

图5是表示本发明的一实施形态的快闪eeprom的锁存电路的电路结构的电路图。

图6是表示图5的锁存电路的动作的时序图。

图7是表示在模拟(simulation)时所用的比较例的锁存电路的电路结构的电路图。

【符号说明】

10：存储器胞元阵列

11：控制电路

12：行解码器

13：高电压产生电路

14：页面缓冲器电路(pb)

14a：列开关电路

14b：感测放大器电路

14c：锁存电路

15：列开关电路

16：列解码器

17：指令寄存器

18：地址缓冲器

19：动作逻辑控制器

21：多工器

22：缓冲器电路

30、30a、40：输入电路

31、32、32a、41、42、61、62：反相器

50：数据输入/输出缓冲器

51：数据输入/输出端子

52：数据线

53：控制信号输入端子

54：地址输入端子

bias：偏电压

ca0、ca1：胞元阵列

dataen：数据致能信号

dataenb：反相数据致能信号

en：致能信号

enb：反相致能信号

inb：感测电压

iref：基准电流

isig：信号电流

l0～ln：锁存器

n1、n2：节点

q1～q4、q11～q18：mos晶体管

rst：重置信号

sa、sa0～san：感测放大器

t1：重置期间

t10：反馈期间

t1～t4、t11～t16：时刻

vdd：正电源电压

vn1、vn2：节点电压

vss：负电源电压

具体实施方式

以下，参照图式来说明本发明的实施形态。另外，在以下的各实施形态中，对于同样的构成要素标注相同的符号。

图5是表示本发明的一实施形态的快闪eeprom的锁存电路的电路结构的电路图。图5的锁存电路比起图3的锁存电路，以下方面不同。

(1)对于nmos晶体管q3的栅极，取代数据致能信号dataen而施加重置信号rst。

(2)取代nmos晶体管q4而与nmos晶体管q14并联地连接nmos晶体管q15，该nmos晶体管q15对应于偏电压bias来控制基准电流。

(3)对于pmos晶体管q11的栅极，取代数据致能信号dataen而施加重置信号rst。

(4)pmos晶体管q15及nmos晶体管q18被删除。

(5)节点n2为锁存电路的输出端子，输出电压经由数据缓冲用反相器61而输出。

在图5中，本实施形态的锁存电路是具备输入来自感测放大器sa的感测电压inb的输入电路40以及彼此级联连接的二个反相器41、反相器42而构成。输入电路40是由正电源电压vdd与负电源电压vss进行供电，具备：

(1)pmos晶体管q1，基于感测电压inb来控制流至pmos晶体管q1、q2的信号电流isig；

(2)pmos晶体管q2，基于反相数据致能信号dataenb而导通/断开，并响应反相数据致能信号dataenb来使信号电流isig开始流动；以及

(3)nmos晶体管q3，基于重置信号rst而导通/断开，

这些mos晶体管q1～q3是串联连接地构成。pmos晶体管q2的漏极与nmos晶体管q3的漏极的连接点连接于节点n1。

反相器41是由正电源电压vdd与负电源电压vss进行供电，具备：

(1)pmos晶体管q11，基于重置信号rst而导通/断开；

(2)pmos晶体管q12，基于节点n2的节点电压vn2而导通/断开；

(3)nmos晶体管q13，基于节点n2的节点电压vn2而导通/断开；以及

(4)nmos晶体管q14、q15，彼此并联连接，

这些mos晶体管q11、q12、q13及mos晶体管q14、q15的并联电路是串联连接地构成。

此处，nmos晶体管q14基于反相数据致能信号dataenb而导通/断开，nmos晶体管q15对应于偏电压bias来控制基准电流iref。pmos晶体管q12的漏极与nmos晶体管q13的漏极的连接点连接于节点n1。

反相器42是由正电源电压vdd与负电源电压vss进行供电，具备：

(1)pmos晶体管q16，基于节点n1的节点电压vn1而导通/断开；以及

(2)nmos晶体管q17，基于节点n1的节点电压vn1而导通/断开，

这些mos晶体管q16、q17是串联连接地构成。pmos晶体管q16的漏极与nmos晶体管q17的漏极的连接点连接于节点n2。

此处，节点电压vn2作为输出电压，经由数据缓冲用反相器61而输出。

另外，锁存电路的控制信号，即，反相数据致能信号dataenb、重置信号rst及偏电压bias是由控制电路11(图1)所产生。而且，pmos晶体管q1及nmos晶体管q15较佳的是构成为：为了进行基于模拟(analog)输入电压(感测电压inb及偏电压bias)的动作，较佳为使他们的栅极长度及栅极宽度等尺寸大于在其他mos晶体管q2～q14、q16、q17中可使用的最小尺寸(最小的栅极长度及最小的栅极宽度)。这是为了将因工艺(process)加工造成的栅极长度或栅极宽度的偏差引起的晶体管电流的偏差抑制为较小。例如，若栅极长度的最小长度为0.1μm，则至少使用0.3μm，藉此，例如0.01μm的偏差可减少至10％至3％。

图6是表示图5的锁存电路的动作的时序图。在对数据进行锁存之前的、图6的时刻t11～t12的重置期间t1(在数据读出动作中，从锁存器li输出至数据线52后开始，直至感测放大器sai进行下次读出而感测结束后锁存该数据为止的期间)，该锁存电路被重置。重置后，节点电压vn1变为0v，节点电压vn2成为正电源电压vdd。继而，当在时刻t13施加偏电压bias，在时刻t14，反相数据致能信号dataenb反相时，对应于来自感测放大器sa的感测电压inb，pmos晶体管q1将感测电压inb转换为信号电流isig。另一方面，对应于偏电压bias，基准电流iref流至nmos晶体管q15。并且，信号电流isig与基准电流iref之间的电流差决定节点电压vn1、vn2，藉此来决定锁存电路的锁存状态，该锁存电路保持规定的数据。随后，在时刻t15，反相数据致能信号dataenb反相，nmos晶体管q14导通而nmos晶体管q13至负电源电压vss间的阻抗(impedance)减少，而触发器动作的稳定性得到强化，在时刻t16停止偏电压bias的施加。

在以上述方式构成的锁存电路中，例如藉由如上所述般使pmos晶体管q1及nmos晶体管q15的栅极长度及栅极宽度等尺寸大于在其他mos晶体管q2～q14、q16、q17中可使用的最小尺寸，从而可减小与触发器的反相相关的电流isig及iref在锁存电路间的偏差，可藉由触发器的反馈来非常迅速地使锁存器反相。

图7是表示用于模拟的比较例的锁存电路的电路结构的电路图。图7的锁存电路中，为了对图5的锁存电路的性能进行评价，与图3的以往例的锁存电路相比，以下方面不同。

(1)取代输入电路30而具备将pmos晶体管q1、q2的配置位置予以调换的输入电路30a。另外，配置位置的调换几乎未对性能评价造成影响。

(2)取代反相器32而具备省略了mos晶体管q15及mos晶体管q18的反相器32a。这是为了将图7设为与图5相同的负载条件。因为，在未省略mos晶体管q15及mos晶体管q18的情况下模拟结果会出现大的差异。

另外，节点电压vn2作为输出电压，经由数据缓冲用反相器62而输出。

表1是表示图5的实施形态的锁存电路与图7的比较例的锁存电路的模拟结果的表。此处，

(1)使分别输入感测电压inb的、图5的锁存电路的pmos晶体管q1的尺寸与图7的锁存电路的pmos晶体管q1的尺寸彼此相同。

(2)使分别输入偏电压bias的、图5的锁存电路的pmos晶体管q15的尺寸与图7的锁存电路的pmos晶体管q4的尺寸彼此相同。

(3)使其他逻辑用mos晶体管q2、q3、q11～q14、q16、q17的尺寸在图5的锁存电路与图7的锁存电路之间彼此相同。

表1

由表1可明确的是，图5的实施形态的锁存电路与图7的比较例的锁存电路相比，可使贯穿电流大幅减少，从而可使消耗电流(自重置直至锁存器反相为止的期间)减半。而且，可使图5的锁存器的上升时间与图7的锁存器的上升时间相比减为一半。

而且，进而如图6及表1所示，触发器的节点电压vn1与vn2高速变化，因此可使数据缓冲用反相器61不由基于时钟(clock)信号来将数据暂时记忆于栅极电容并对贯穿电流进行截断(cut)的时控反相器(clockedinverter)构成(即，不同于时控反相器)，而是由无暂时记忆功能且不具有截断贯穿电流的功能的通常的简易反相器(简易反相器具有仅使输入信号电压反相的功能)构成，从而可使锁存电路整体的电路尺寸比以往例小。

在以上的图5的锁存电路中，pmos晶体管q1、q2的配置位置也可如图7般调换。而且，也可省略pmos晶体管q11。另外，在省略pmos晶体管q11的情况下，可使pmos晶体管q12的栅极宽度为一半，因此可进一步减小电路尺寸，但重置用nmos晶体管q3的电流能力必须大于pmos晶体管q12。

以上的实施形态中，对nor型快闪eeprom进行了说明，但本发明并不限于此，可广泛适用于其他的快闪eeprom等非易失性半导体存储器装置等半导体存储器装置，该非易失性半导体存储器装置可向浮栅(floatinggate)或绝缘膜中的陷阱(trap)或者可产生电阻变化的材料写入数据。

[产业上的可利用性]

如以上所详述，根据本发明的锁存电路，与以往例相比，可使消耗电流小，也可使电路尺寸小，并可实现高速动作。