基于阻变存储单元的逻辑运算器及利用其实现二元布尔逻辑运算的方法与流程

本发明涉及逻辑运算器技术领域，尤其涉及一种基于阻变存储单元的逻辑运算器，以及利用该逻辑运算器实现二元布尔逻辑运算的方法。

背景技术：

逻辑电路是当前计算机进行数据处理的核心部件。基于传统cmos工艺的逻辑电路即将达到其小型化的物理极限，且结构复杂，功能单一，能耗较高。因此，基于新材料、新结构和新器件的新型逻辑电路受到人们日益增长的关注。

阻变存储器是一种有前途的下一代非易失性存储器，具有结构简单、易于集成、擦写速度快、操作功耗低等优势，使得阻变存储器基逻辑电路在综合性能上优于传统的cmos逻辑电路。更重要的是，得益于阻变存储器的本征非易失性，相关逻辑电路能够集数据处理和存储于一体，有望突破长久以来限制计算机实际运行速度的“冯·诺依曼瓶颈”，给计算机的性能带来质的飞跃。

当前，本领域相关研究工作的核心在于探索阻变存储器基逻辑运算的实现方法，特别是基于简单器件和电路结构的多功能逻辑实现方法，以便在实际应用时简化电路结构，提高集成密度，降低制备成本。虽然基于单个双电压极性操作的阻变存储单元实现部分二元逻辑运算的普适方法已经被提出和证明，但是至今尚未有基于单个任意阻变存储单元实现所有16种二元布尔逻辑运算的普适方法被报道，阻碍了阻变存储器基逻辑电路的实用化进程。

技术实现要素：

针对上述问题，本发明旨在提供一种基于阻变存储单元的逻辑运算器，该逻辑运算器结构简单，能够实现多种二元布尔逻辑运算。

为实现上述技术目的，本发明人经过探索研究后将一个阻变存储单元m和一个开关s串联在一起，通过控制阻变存储单元m输入端激励电压的大小以及开关s的开合，可巧妙地实现所有16种二元布尔逻辑运算。

本发明的技术方案是：一种基于阻变存储单元的逻辑运算器，由一个阻变存储单元(m)和一个开关(s)组成；

所述的阻变存储单元即电阻型随机存储单元，包括第一电极(t1)、第二电极(t2)和中间层，中间层位于第一电极与第二电极之间，在写入电压激励下，所述阻变存储单元表现出高低阻态之间的转变和记忆特性，定义高阻态对应的写入电压为vh，低阻态对应的写入电压为vl；

工作状态时，写入电压施加在t1端，t2端串联s后构成回路；

将t1端的写入电压以及s的开合状态作为两个逻辑输入端，将m的高低阻态作为逻辑输出端，输入逻辑值与输出逻辑值定义如下：

t1端的输入逻辑值与写入电压的对应关系：输入逻辑值0对应写入电压vh，输入逻辑值1对应写入电压vl；

s的输入逻辑值与其物理状态的对应关系：输入逻辑值0对应s闭合，输入逻辑值1对应s断开；

输出逻辑值与m的高低阻态的对应关系：输出逻辑值0对应m的高阻态,输出逻辑值1对应m的低阻态。

依据高低阻态间写入电压极性的关系，阻变存储单元可分为如下两类：

第一类：高低阻态的写入电压极性相同，如图2所示，称为单电压极性操作的阻变存储单元，其中vreset≤vh＜vset，vl≥vset，vset是由高阻态转变到低阻态的阈值电压，vreset是由低阻态转变到高阻态的阈值电压。

第二类：高低阻态的写入电压极性相反，如图3所示，称为双电压极性操作的阻变存储单元，其中vh≤vreset，vl≥vset，vset是由高阻态转变到低阻态的阈值电压，vreset是由低阻态转变到高阻态的阈值电压。

无论阻变存储单元属于第一类还是第二类，当s闭合时，在t1端施加vl能将其写入到低阻态，而在t1端施加vh能将其写入到高阻态；反之，当s断开时，在t1端施加vl和vh均不会改变存储单元的当前电阻状态。因此，本发明中，所述的阻变存储单元既可以是单电压极性操作的阻变存储单元，又可以是双电压极性操作的阻变存储单元。

利用本发明的逻辑运算器，设定逻辑运算规则，即可通过不多于三次写入操作完成所有16种二元布尔逻辑运算，并且该逻辑运算结果可以自动且非易失地存储在m中，因而可以集数据处理和存储功能于一体，对阻变存储器基逻辑电路的发展具有重要意义。

一次写入操作(w)包括s的断开或者闭合与t1端的电压写入。

所述的三次写入操作可以表示为第一次写入操作(w1)、第二次写入操作(w2)以及第三次写入操作(w3)。

在w1、w2与w3中，设定0、1、p、q或为s和t1端的输入逻辑值，p＝0或者1，q＝0或者1，符号表示取反操作，即

如下表1所示，所述的16种二元布尔逻辑运算分别是true、false、p、q、notp、notq、pandq、pnandq、porq、pnorq、pimpq、pnimpq、primpq、prnimpq、pxorq，以及pxnorq。

其中，true、false、p、q、notp和notq运算只需w1即可实现。作为优选，如下表1所示，逻辑运算规则如下：

(1)true：

在w1中，0和1分别输入到s和t1端；

(2)false：

在w1中，0和0分别输入到s和t1端；

(3)p：

在w1中，0和p分别输入到s和t1端；

(4)q：

在w1中，0和q分别输入到s和t1端；

(5)notp：

在w1中，0和分别输入到s和t1端；

(6)notq：

在w1中，0和分别输入到s和t1端；

其中，pandq、pnandq、porq、pnorq、pimpq、pnimpq、primpq和prnimpq运算需要依次进行w1和w2写入操作即可实现。作为优选，如下表1所示，逻辑运算规则如下：

(7)pandq：

在w1中，0和0分别输入到s和t1端；

在w2中，和q分别输入到s和t1端；

(8)pnandq：

在w1中，0和1分别输入到s和t1端；

在w2中，和分别输入到s和t1端；

(9)porq：

在w1中，0和1分别输入到s和t1端；

在w2中，p和q分别输入到s和t1端；

(10)pnorq：

在w1中，0和0分别输入到s和t1端；

在w2中，p和分别输入到s和t1端；

(11)pimpq：

在w1中，0和1分别输入到s和t1端；

在w2中，和q分别输入到s和t1端；

(12)pnimpq：

在w1中，0和0分别输入到s和t1端；

在w2中，和分别输入到s和t1端；

(13)primpq：

在w1中，0和1分别输入到s和t1端；

在w2中，p和分别输入到s和t1端；

(14)prnimpq：

在w1中，0和0分别输入到s和t1端；

在w2中，p和q分别输入到s和t1端；

而pxorq和pxnorq运算则需要依次进行w1、w2和w3写入操作才能实现。作为优选，如下表1所示，逻辑运算规则如下：

(15)pxorq：

在w1中，0和0分别输入到s和t1端；

在w2中，p和q分别输入到s和t1端；

在w3中，q和p分别输入到s和t1端；

(16)pxnorq：

在w1中，0和0分别输入到s和t1端；

在w2中，p和分别输入到s和t1端；

在w3中，和p分别输入到s和t1端。

表1：本发明中所有16种二元布尔逻辑的运算规则

综上所述，本发明基于一个阻变存储单元和一个开关，通过串联形成一个逻辑运算器，具有如下有益效果：

(1)结构简单，设计巧妙，制作成本低；

(2)通过设计逻辑运算规则，可以在不多于三次写入操作下完成所有16种二元布尔逻辑运算，且逻辑运算结果可以自动且非易失地存储在阻变存储单元中，因而可以集数据处理和存储功能于一体，能够极大地推进阻变存储器基逻辑电路的实用化进程，对阻变存储器基逻辑电路的发展具有重要意义。

附图说明

图1是本发明基于阻变存储单元的逻辑运算器的结构示意图；

图2是单电压极性操作的阻变存储单元的v-i循环特性曲线图；

图3是双电压极性操作的阻变存储单元的v-i循环特性曲线图。

具体实施方式

以下结合附图和实施例对本发明作进一步详细描述，需要指出的是，以下所述实施例旨在便于对本发明的理解，而对其不起任何限定作用。

实施例1：

本实施例中，阻变存储单元包括第一电极(t1)、第二电极(t2)和中间层，中间层位于t1与t2之间。t1材料为ta，t2材料为pt，中间层材料为ta2o5，构成ta/ta2o5/pt三层膜器件，其制备过程如下：

首先，采用射频磁控溅射法在pt(120nm)/ti/sio2/si基片上沉积10nm厚的ta2o5薄膜。在沉积过程中，需要遮挡住一小部分基片，以便该部分不被ta2o5薄膜覆盖，留作后续测试时充当第二电极。

其次，在ta2o5薄膜上旋涂一层光刻胶，再结合紫外曝光和显影工艺，在光刻胶层上获得多个直径为50μm的孔洞。

最后，采用直流磁控溅射法沉积60nm厚的ta薄膜，再利用丙酮浸泡样品，以剥离掉光刻胶上的ta薄膜，仅留下孔洞处的ta薄膜，留作后续测试时充当第一电极。

采用半导体器件分析仪(agilentb1500a)对上述制备的ta/ta2o5/pt三层膜器件进行阻变性能测试。测试温度为室温，外电压通过第一钨探针施加到该ta/ta2o5/pt三层膜器件的t1端(即ta电极)，t2端(即pt电极)通过第二钨探针接地。测试结果表明，该ta/ta2o5/pt三层膜器件具有如图3所示的阻变特性，vset和vreset分别为0.75v和-1v，高阻态阻值为1600ω，对应于输出逻辑0，低阻态阻值为120ω，对应于输出逻辑1。

利用该ta/ta2o5/pt三层膜器件构建逻辑运算器，具体为：外电压通过第一钨探针施加到该ta/ta2o5/pt三层膜器件的t1端(即ta电极)，t2端(即pt电极)通过第二钨探针接地，且通过第二钨探针接触和离开t2端来实现开关s的闭合和断开。采用半导体器件分析仪(agilentb1500a)进行逻辑测试，测试温度为室温。

设定图3中的vl和vh分别为1v和-2v。将该ta/ta2o5/pt三层膜器件的t1端的写入电压以及s的开合状态作为两个逻辑输入端，将该ta/ta2o5/pt三层膜器件的高低阻态作为逻辑输出端，输入逻辑值与输出逻辑值定义如下：

t1端的输入逻辑值与写入电压的对应关系：输入逻辑值0对应写入电压vh，输入逻辑值1对应写入电压vl；

s的输入逻辑值与其物理状态的对应关系：输入逻辑值0对应s闭合，输入逻辑值1对应s断开；

输出逻辑值与m的高低阻态的对应关系：输出逻辑0对应m的高阻态,输出逻辑1对应m的低阻态。

采用表1中的逻辑运算规则，设定0、1、p、q或为s和t1端的输入逻辑值，p＝0或者1，q＝0或者1，符号表示取反操作，即即可实现所有16种二元布尔逻辑运算。下面以pnandq和pnorq运算为例进行详细说明：

(一)pnandq

在w1写入操作中，0和1分别输入到s和t1端，使得s闭合，1v外电压施加到ta电极，将ta/ta2o5/pt器件写入到低阻态。

在w2写入操作中，和分别输入到s和t1端，根据p和q的实际数值，可分为四种情况：

(1)p＝0，q＝0，可得使得s断开，1v外电压施加到ta电极上。由于s断开，器件组态将不受外电压影响，停留在低阻态(120ω，对应输出逻辑1)，实现了逻辑运算pnandq＝0nand0＝1。

(2)p＝0，q＝1，可得使得s断开，-2v外电压施加到ta电极上。由于s断开，器件组态将不受外电压影响，停留在低阻态(120ω，对应输出逻辑1)，实现了逻辑运算pnandq＝0nand1＝1。

(3)p＝1，q＝0，可得使得s闭合，1v外电压施加到ta电极上，仍不能改变器件阻态，即停留在低阻态(120ω，对应输出逻辑1)，实现了逻辑运算pnandq＝1nand0＝1。

(4)p＝1，q＝1，可得使得s闭合，-2v外电压施加到ta电极上，将器件由低阻态转变到高阻态(1600ω，对应输出逻辑0)，实现了逻辑运算pnandq＝1nand1＝0。

(二)pnorq：

在w1写入操作中，0和0分别输入到s和t1端，使得开关s闭合，-2v外电压施加到ta电极，将ta/ta2o5/pt器件写入到高阻态。

在w2写入操作中，p和分别输入到s和t1端，根据p和q的实际数值，可分为四种情况：

(1)p＝0，q＝0，可得使得s闭合，1v外电压施加到ta电极上，把器件由高阻态转变到低阻态(120ω，对应输出逻辑1)，实现了逻辑运算pnorq＝0nor0＝1。

(2)p＝0，q＝1，可得使得s闭合，-2v外电压施加到ta电极上，不能改变器件阻态，即停留在高阻态(1600ω，对应输出逻辑0)，实现了逻辑运算pnorq＝0nor1＝0。

(3)p＝1，q＝0，可得使得s断开，1v外电压施加到ta电极上。由于s断开，器件阻态将不受外电压影响，停留在高阻态(1600ω，对应输出逻辑0)，实现了逻辑运算pnorq＝1nor0＝0。

(4)p＝1，q＝1，可得使得s断开，-2v外电压施加到ta电极上。由于s断开，器件阻态将不受外电压影响，停留在高阻态(1600ω，对应输出逻辑0)，实现了逻辑运算pnorq＝1nor1＝0。

上述各实施例仅用于说明本发明，其中各部件的结构、连接方式和制作工艺等都是可以有所变化的，凡是在本发明技术方案的基础上进行的等同变换和改进，均不应排除在本发明的保护范围之外。

以上所述的实施例对本发明的技术方案进行了详细说明，应理解的是以上所述仅为本发明的具体实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充或类似方式替代等，均应包含在本发明的保护范围之内。