具有电阻减小的互连件的存储器件的制作方法

本申请要求于2015年11月9日提交的、美国临时申请号62/252,858的优先权，其全部内容结合于此作为参考。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及存储器件。

背景技术：

半导体存储器是在基于半导体集成电路上实现的电子数据存储器件，并且通常比其它类型的数据存储技术具有更快的存取时间。例如，数据字节通常可以在几纳秒内写入至半导体存储器或从半导体存储器读取，而用于旋转型存储器(诸如硬盘)的存取时间在毫秒的范围内。由于这些原因等，半导体存储用作计算机存储器的主要存储机制以保持计算机目前正在处理的数据，以及其它用途。

技术实现要素：

根据本发明的一个方面，提供了一种存储器件，包括：第一导线和第二导线，通常在存储单元的行或列上方彼此平行延伸，所述第一导线和所述第二导线设置在第一互连层中并且连接至所述行或所述列的所述存储单元；第一多个导线段，设置在第二互连层中，所述第二互连层设置在所述第一互连层上方，其中，所述第一多个导线段的导线段连接至所述第一导线上的不同位置并且与所述第一导线段并联连接；以及第二多个导线段，设置在所述第二导线上方，其中，所述第二多个导线段的导线段连接至所述第二导线上的不同位置并且与所述第二导线并联连接。

根据本发明的另一方面，提供了一种存储器件，包括：多个存储单元，以行和列布置，每个存储单元包括数据存储元件和一个或多个存取晶体管；第一导线和第二导线，通常在单元的行上方彼此平行延伸并且连接至沿着所述行的所述存取晶体管的栅极；第一多个导线段，设置在所述第一导线上方，其中，所述第一多个导线段的导线段连接至所述第一导线上的不同位置并且每个导线段均与所述第一导线并联连接；以及第二多个导线段，设置在所述第二导线上方，其中，所述第二多个导线段的导线段连接至所述第二导线上的不同位置并且与所述第二导线并联连接。

根据本发明的又一方面，提供了一种存储器件，包括：多个存储单元，以行和列布置，其中，所述行中的第一存储单元具有与所述行的第二存储单元的外周直接接触的外周；第一字线，在所述存储单元的所述行上方延伸，以在所述第一存储单元和所述第二存储单元的外周的上边缘和下边缘之间穿过，所述第一字线电连接至所述第一存储单元和所述第二存储单元中的至少一个；第二字线，在所述存储单元的所述行上方延伸，以在所述第一存储单元和所述第二存储单元的所述外周的所述上边缘和所述下边缘之间穿过，并且通常与所述第一字线平行延伸，所述第二字线电连接至所述第一存储单元和所述第二存储单元的至少一个；第一多个导线段，布置在所述第一字线上方并且连接至所述第一字线上的不同位置，所述第一多个导线段与所述第一字线并联连接；以及第二多个导线段，设置在所述第二字线上方，所述第二多个导线段的导线段连接至所述第二字线上的不同位置，所述第二多个导线段与所述第二字线并联连接。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一些实施例的存储器件的框图。

图2示出了根据一些实施例的具有通常在其上方平行延伸的第一字线和第二字线的存储单元行的示意图。

图3示出了根据一些实施例的存储单元行的布局视图。

图4示出了根据图3的存储器单元行的一些实施例的截面图。

图5示出了根据一些实施例的具有通常在其上方平行延伸的第一字线和第二字线的存储单元行的示意图。

图6示出了根据一些实施例的存储单元行的布局视图。

图7示出了根据图6的存储单元行的一些实施例的截面图。

图8示出了根据一些实施例的存储单元行的另一布局视图。

图9至图10示出了根据图8的存储单元行的一些实施例的截面图。

图11示出了根据一些实施例的包括具有通常在每行上方平行延伸的第一交错字线和第二交错字线的单端、单端口存储单元的存储器件的一些实施例的示意图。

图12示出了根据一些实施例的包括具有通常在每行上方平行延伸的第一字线和第二字线的单端、双端口存储单元的存储器件的一些实施例的示意图。

图13示出了根据一些实施例的包括具有通常在每行上方平行延伸的第一交错字线和第二交错字线的差分的、单端口存储单元的存储器件的一些实施例的示意图。

图14示出了根据一些实施例的包括具有通常在每行上方平行延伸的第一字线和第二字线的差分的、双端口存储单元的存储器件的一些实施例的示意图。

图15以流程图形式示出了根据一些实施例的方法。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

存储器件通常包括以行和列布置的存储单元阵列。图1示出了包括阵列101的这样一种存储器件100的实例，在阵列101中，存储单元102以一系列的M列和N行布置，其中，M和N可以是任何整数并且彼此可以相同或不同。为了清楚起见，单独的存储单元102在图1中可以标记为C_COLUMN-ROW。在图1的实例中，存储单元102是单端存储单元(均具有单端口)，但如本发明更详细的解释，在其它实施例中，存储单元可以是差分的而不是单端和/或可以具有多端口而不是单端口。

例如，每个存储单元102包括能够通过存取晶体管106或其它存取器件(诸如二极管)存取的数据存储元件104。沿着每行，一根或多根字线108连接至该行的存取晶体管106的栅极；同时沿着每列，一根或多根位线110连接至沿着该列的存取晶体管106的源极/漏极区域。为了向存储单元行写入数据，该行的字线108有效(asserted)以使能该行的存取晶体管106，之后，偏置位线110以将数据状态编程至所要存取行的单独的数据存储元件104。当数据被写入行时，其它行的字线108无效(de-asserted)，使得其它行的存取晶体管106保持截止并且施加至位线110的偏置没有改变非存取行的状态。例如，为了写入至行1的存储单元，WL1驱动器116使行1的字线WL1有效，从而将单元C_1,1至C_M,1的数据存储元件104分别连接至位线BL1至BLM。当WL1驱动器116使WL1有效时，位线BL1至BLM单独地偏置以分别对应于将写入单元C_1,1至C_M,1的单独的数据值。这种方法将单独的数据值写入所要存取的存储单元C_1,1至C_M,1，使得在WL1无效之后，写入的数据值保持存储在存储单元C_1,1至C_M,1的数据存储元件104中。

字线108和位线110形成为存储器件100的互连结构中的导线。虽然这些导线可以被认为是具有可以忽略的电阻的线，但是实际上，每根导线像任何线一样具有与它的长度成正比的小电阻。因此，例如，字线108被示为随着它们的长度具有串联的字线电阻，例如，WL1被视为包括单元电阻R_WLC11、R_WLC21、R_WLCM1。随着连续多代技术的特征尺寸的缩小，字线108和位线110变得更薄，这趋向于增加它们的电阻。这可能导致由电阻引起的字线108和/或位线110的性能劣化。例如，当WL1驱动器116在图1中的WL1的近端处提供字线脉冲信号(见字线脉冲112a)时，字线脉冲信号的形状可能随着字线脉冲信号沿着WL1的长度向下传播时而劣化(见字线脉冲112b至112d)。位线也是如此。

为了防止这种信号劣化，在一些实施例中，多个导线段114形成在每个字线108上方并且连接至字线108上的不同位置。导线段114与字线108并联连接。导线段114具有小的电阻(这与单位长度上的字线108和/或位线110的电阻类似)，但仍有效地减小了字线信号沿着字线的长度向下传播时可见的电阻，这限制了信号劣化。例如，在一些实施例中，每根字线108可以是以不间断方式在整个字线长度延伸的连续金属2线，而导线段114对应于在每个存储单元102上方延伸并且通常与金属2字线108并联延伸的分隔的金属4段。金属4导线段114连接至金属2字线108上的不同位置，从而使得金属4导线段114在金属2字线108上方建立一系列“桥”。因为金属4导线段114与金属2字线108并联布置，所以并联的金属2字线108和金属4导线段114的总电阻小于单独的金属2字线108的电阻。因此，与如果仅使用单个金属2字线相比，最终的字线信号显示了减小的信号劣化(见改进的字线信号112b’至112d’)。为了清楚起见，金属2中的字线108和金属4中的导线段114仅为实例，但不以任何方式限制本发明的范围。字线108也可以形成在其它层中，例如，多晶硅、金属1、金属3、金属4、金属5等，并且导线段也可以形成在另一层中或多层中(例如，多晶硅、金属1、金属2、金属3、金属5等)。

在一些存储器件中，诸如在双端口存储器件或利用交错字线的存储器件中(本发明将更详细的描述针对这两种的实例)，两根或更多字线都在单行存储单元的上方延伸，而不是如图1中示出的单根字线在存储单元行上方延伸。图2示出了描述这样一种实例例的存储单元行。虽然图2仅示出了存储单元的单行，但是应该注意，图2中示出的行可以是具有多行并且具有在每行上方延伸的两根或多根字线的更大阵列的部分。在其它实施例中，本发明的概念也适用于沿着存储单元的单列延伸的两根或多根位线，并且因此以下将参照第一导线208a和第二导线208b描述图2。

在图2中，第一导线208a和第二导线208b均连接至该行的存储单元102a、102b、102c、102d。例如，第一导线208a和第二导线208b，可以对应于分别可有效的字线或位线，通常在存储单元的单行上方彼此平行延伸。导线段214设置在第一导线208a和第二导线208b上方。第一子集的导线段214a的连接至第一导线208a上的不同位置并且与第一导线208a并联电连接。第二子集的导线段214b连接至第二导线208b上的不同位置并且与第二导线208b并联电连接。通过与第一导线208a和第二导线208b并联布置，导线段214a、214b减小了信号脉冲顺着导线208a、208b向下传播时可见的有效电阻，这可以限制字线和/或位线信号的信号劣化。

图3示出了与图2的一些实施例一致的存储单元行的布局视图。在图3中，每个存储单元具有划定了存储单元的范围的外周，该存储单元通常包括数据存储元件和一个或多个存取晶体管。例如，第一存储单元102a包括上边缘302、下边缘304、左边缘306和右边缘310。虽然图3示出的每个存储单元102a、102b、102c、102d的周界为高度大于宽度的矩形，但是在其它实施例中，存储单元可以采用宽度大于高度的矩形的形式或可以采用具有除四个边缘以外的其他多边形的形式。在一些实施例中，存储单元102a、102b、102c、102d拼接在一起，因此它们的边缘彼此接触，从而获得阵列的密集布局。第一导线308a和第二导线308b，例如，可以形成在第一互连层(诸如金属2层)中，通常在存储单元行上方的第一方向上彼此平行延伸。在存储单元的行上方的第一方向上，例如，导线段314a、314b彼此平行布置并且设置在第二互连层(诸如金属4层)中。导线段314a、314b分别与第一导线308a和第二导线308b电并联。通过与第一导线308a和第二导线308b并联布置，导线段314a、314b减小了信号脉冲顺着导线308a、308b向下传播时的可见有效电阻，这可以限制字线和/或位线信号的信号劣化。

简单参照图4，图4示出了图3的布局的一些实施例的截面图，在第一互连层402中形成第一导线308a和第二导线308b，并且在位于第一互连层402上方的第二互连层404中形成导线段314a、314b。例如，第一导线308a和第二导线308b以及导线段314a、314b由介电结构318(诸如由低k介电材料或二氧化硅制成)围绕。通孔316穿过介电结构318延伸以将第一导线308a和第二导线308b分别与导线段314a、314b并联连接。为了便于查看，仅标记了两个通孔。在一些实施例中，第一互连层402是直接位于最低金属1层(未示出)上方的金属2层，而第二互连层404是中间金属3层(未示出)布置在金属2层和金属4层之间的金属4层。

再次参照图3，在一些实施例中，第一导线308a和第二导线308b具有第一最小线宽w1，而导线段314a、314b具有大于第一最小线宽w1的第二最小线宽w2。这种金属线增大的线宽(金属线在互连结构中较高)可以有助于减小芯片整体的电流拥堵问题，因为在一些情况下，较高的金属线可以比较低的金属线承载更大的电流级、电压级和/或功率级。

虽然导线段314a、314b具有比第一导线308a和第二导线308b更大的最小线宽是有利的，但是在一些实施例中，“推动”第一导线308a和第二导线308b更紧密在一起以增加存储器件的阵列部分的密度也是有利的。以下描述的图5至图10示出了通过“推动”第一导线308a和第二导线308b更紧密在一起而允许更密集的存储器存储的一些实施例。

在图5中，导线段514在连接至第一导线208a和连接至第二导线208b之间交替。因此，第一导线段子集(514a、514c)通过第一导线208a连接至沿着该行的第一存储单元子集(分别为102a、102c)，并且第二导线段子集(514b、514d)通过第二导线208b连接至沿着该行的第二存储单元子集(分别为102b、102d)。在一些实施例中，行中的存储单元的数量与位于该行上方的第一导线段子集加上第二导线段子集的总和之间存在一一对应的关系。与一些传统方法相比，图5的实施例再次减小了互连件的电阻，并且也可以通过“挤压”使存储单元的各行更紧密的结合在一起来增加存储器阵列的密度。

图6示出了对应于图5的示意图的一些实施例的布局。在图6中，多个导线段514(例如，514a’、514b’、514c’和514d’)是共线的并且在第一导线208a和第二导线208b之间的中心线608上方延伸。通孔604或其它连接结构将导线段514电连接至第一导线208a和第二导线208b上的不同位置。在一些方面，图6的布局是有利的，由于导线段514的布置是关于第一导线208a和第二导线208b对称的，因此在电容、匹配等方面提供了良好的电特性。此外，图6的实施例体现了一个微秒的平衡，其中，导线段514a’至514d’仍具有大于第一导线208a和第二导线208b的第一宽度w1的最小宽度w2，但是因为仅有单根导线段514在存储单元行的上方延伸，因此实现了相邻行之间更密集的布局。

在一些实施例中，第一导线208a和第二导线208b和/或导线段514可以使用“着色”技术以获得布局密度的进一步改进。在“着色”技术中，多个掩模用于集成电路上的单层，从而使得形成的单层可以具有比通过单次曝光光刻步骤实现更紧密间隔的部件。例如，在一些实施例中，第一导线208a和第二导线208b可以是不同颜色的金属1线和/或导线段514可以是不同颜色的金属3线。

因此，第一导线208a可以是第一颜色的金属1线，并且第二导线208b可以是第二颜色的金属1线。因此，即使用于形成第一导线208a和第二导线208b的光刻系统能够实现关于单个掩模步骤的一些预定的最小分辨率(诸如通过单个掩模形成的相邻的金属1线的最近的边缘分隔开20nm)；不同颜色的线也可以具有分隔开小于预定的最小分辨率的边缘(诸如不同颜色的金属1线的最近的边缘之间仅分隔开10nm)。这样，可以使用第一掩模(例如，红色)形成相邻的存储单元的第一线208a以使形成的第一线208a具有对应于最小分辨率(例如，20nm)的间距。可以使用第二掩模(例如，绿色)形成相邻的存储单元的第二线208b以使形成的第二线208b也具有对应于最小分辨率(例如，20nm)的间距。因为在单个金属层上，第一线208a与第二线208b是穿插的，因此第一线208a的边缘和最近的第二线208b的边缘之间形成的间隔可以小于由单个掩模步骤可实现的最小分辨率。在一些实施例中，连续导线段形成为具有交替的颜色，例如，导线段514a和514c可以具有第一颜色(例如，红色或绿色)，而导线段514b、514d可以具有与第一颜色不同的第二颜色(例如，绿色或红色)。在其它实施例中，导线段514a和514b具有第一颜色(例如，红色或绿色)，而导线段514c和514d具有与第一颜色不同的第二颜色(例如，绿色或红色)。仍在其它实施例中，导线段514可以全部共用单个颜色，这减小了掩模成本并且简化了制造，但是这也导致了比使用多个颜色的更低的部件密度。着色法也可以以类似的方式用于其它实施例。

图7示出了图6的布局的一些实施例的截面图，其中，在第一互连层702中形成了第一导线208a和第二导线208b，并且在位于第一互连层702上方的第二互连层704中形成了导线段514a’至514d’。例如，第一导线208a和第二导线208b和导线段514a’、514b’由介电结构518(诸如由低k介电材料或二氧化硅制成)围绕。通孔604延伸穿过介电结构518以将第一导线208a与导线段514a’、514c’并联连接，并且将第二导线208b与导线段514b’、514d’并联连接。

图8示出了与图5的示意图一致的另一可能的布局。在图8中，第一导线208a和第二导线208b在存储单元行的上方延伸，并且多个导线段514与第一导线208a和第二导线208b并联电连接。第一子集的导线段514a’、514c’沿着第一轴802共线且直接位于第一导线208a上方，并且第二子集的导线段514b’、514d’分沿着第二轴804共线。第二轴804直接布置在第二导线208b上方并且与第一轴802间隔开。其它布局也是可能的。

图9至图10是图8的布局沿着第一轴802和第二轴804的一些实施例的截面图。如图8至图10所示，在第一互连层902中形成了第一导线208a和第二导线208b，并且在位于第一互连层902上方的第二互连层904中形成了导线段514a’、514b’。例如，第一导线208a和第二导线208b和导线段514a、514b由介电结构518(诸如由低k介电材料或二氧化硅制成)围绕。通孔316延伸穿过介电结构518以将第一导线208a与导线段514a’、514c’并联连接，并且将第二导线208b与导线段514b’、514d’并联连接。在一些实施例中，第一互连层902是直接位于最低金属1层(未示出)上方的金属2层，并且第二互连层904是具有布置在金属2层和金属4层之间的中间金属3层(未示出)的金属4层。

图11至图14提供了利用第一导线和第二导线(具有通常在第一导线和第二导线上方并联布置的导线段)的存储结构的若干不同的实例。在图11至图14的实例中，第一导线和第二导线对应于这些不同存储结构的字线，然而，应该注意在其它实施例中，第一导线和第二导线可以对应于位线或通常在单元的行或列上方彼此平行延伸的其它导线对。因此，图11至图14不应解释为限制意义，而仅是说明本发明的几种方式的实例。

图11示出了根据一些实施例的利用所谓的“交错”字线的存储器件1100的框图。例如，在交错的字线连接至单端的、单端口存储单元1102的存储器件1100中，每个单端、单端口存储单元1102均包括存取晶体管1106和单端数据存储元件1104(诸如，例如沟槽电容器或金属-绝缘体-金属(MIM)电容器)。

沿着每行，交错的字线对以交替方式连接至存储单元的偶数列和奇数列。例如，在行1中，一对交错的字线WL1_odd、WL1_even连接至单元C_1,1至C_4,1的存取晶体管1106的栅电极。因此，WL1_odd可以连接至行1的奇数列的存储单元(例如，列1的存储单元C_1,1；列3的存储单元C_3,1；……)的存取晶体管1106的栅电极，而WL1_even可以连接至行1的偶数列的存储单元(例如，列2的存储单元C_2,1；列4的存储单元C_4,1；……)的存取晶体管1106的栅电极。单根位线沿着每列延伸，并且连接至沿着列的存取晶体管1106的源极/漏极区域。导线段1108与交错的字线并联连接。第一导线段子集连接至每行的奇数存储单元，并且第二导线段子集连接至该行的偶数存储单元。例如，沿着行1，导线段1108a、1108c连接至WL1_odd，并且导线段1108b、1108d连接至WL1_even。例如，沿着每行的导线段可以如先前图2至图9中示出的来表示。与每根字线以一对一的方式对应于单行的传统结构相比，图11的交错的字线可以减小信号在字线上的传输延迟并且可以减小位线的所需功率。与交错的字线并联布置的导线段1108可以进一步减小信号传输延迟和信号劣化，从而改进性能。

然而，图11示出了由单端、单端口存储单元1102构成的存储器件1100，图12示出了由单端、双端口存储单元1202构成的存储器件1200。每个存储单元1202均包括双端口、单端数据存储元件1204(诸如电容器)。每个存储单元1202也包括一对存储晶体管1206a、1206b。

在存储器件1200中，读取和写入操作可以通过两个“端口”(通过图12中的下标“A”和“B”显示)完成。每个端口均具有其自身的字线集和其自身的位线集(与其它端口的那些分隔开)。例如，沿着阵列的各行，端口A包括字线WL1A、WL2A、…、WLNA，而端口B包括字线WL1B、WL2B、…、WLNB。沿着阵列的各列，端口A包括位线BL1A、BL2A、…；而端口B包括位线BL1B、BL2B、…。多个导线段1208与每行的字线并联连接。

每个存储单元1202位于行与列的交叉处并且可以通过两个端口存取。此外，由于两个端口的设计，数据可以同时读取或写入至阵列的两个不同的行。例如，第一行的存储单元(例如，行1的单元C_1,1至C_4,1)可以通过端口A字线(例如通过WL1A)存取，并且端口A的位线可以用于向所存取的行读取和/或写入数值。同时，第二行的存储单元(例如，行2的单元C_1,2至C_4,2)可以同时通过端口B字线(例如，通过WL2B)存取，并且端口B的位线可以用于从第二行存取的存储单元读取或写入。多个导线段1208的第一子集(例如，1208a、1208c)连接至对应于沿着该行的每个存储单元的第一端口的字线(例如，WL1A)，并且多个导线段1208的第二子集(例如，1208b、1208d)连接至对应于沿着该行的每个存储单元的第二端口的字线(例如，WL1B)。导线段1208减小了用于端口A和端口B的字线的电阻，从而减小了信号劣化。

图13示出了存储器件1300(诸如SRAM器件)的另一框图，存储器件利用了在差分的、单端口存储单元1302的行上方延伸的交错的字线。每个存储单元均包括一对交叉连接的反相器(例如，1304a、1304b)，这建立了互补的数据存储节点，以及一对存取晶体管(例如，1306a、1306b)。

沿着每行，一对交错的字线以交替方式连接至该行的存储单元的偶数和奇数列。例如，在行1中，一对交错的字线WL1_odd、WL1_even连接至单元C_1,1至C_4,1。因此，WL1_odd可以连接至行1的奇数列的存储单元(例如，列1的存储单元C_1,1和列3的存储单元C_3,1)，而WL1_even可以连接至行1的偶数列的存储单元(例如，列2的存储单元C_2,1和列4的存储单元C_4,1)。

沿着每列，一对互补位线在列上方延伸并且连接至该列的存取晶体管的源极/漏极区域。位线是互补的，其中，如果一对互补位线的一根位线承载逻辑“1”值，则一对的另一根位线通常承载逻辑“0”，反之亦然。

多个导线段1308在每行的一对交错的字线上方延伸。导线段1308与该行的字线并联电连接。例如，沿着行1，第一导线段子集(例如，1308a、1308c)连接至该行的奇数存储单元，并且第二导线段子集(例如，1308b、1308d)连接至该行的偶数存储单元。

与每个字线以一对一方式对应于单行的传统结构相比，图13的交错的字线可以减小信号在字线上的传输延迟并且可以减小位线所需的功率。与交错的字线并联连接的导线段1308可以进一步减小信号传输延迟和信号劣化，从而改进性能。

图14示出了由差分的、双端口存储单元1402构成的存储器件1400的另一实施例。每个存储单元均包括一对交叉连接的反相器(例如，1404)这建立了互补的数据存储节点，以及两对存取晶体管。第一对存取晶体管(1406a)允许通过第一(“A”)端口访问互补的数据存储节点，而第二对存取晶体管(1406b)允许通过第二(“B”)端口访问互补的数据存储节点。

“A”和“B”端口的每个均具有其自身的字线集和其自身的位线集(与其它端口的那些分隔开)。例如，沿着阵列的各行，端口A包括字线WL1A、WL2A、…、WLNA，而端口B包括字线WL1B、WL2B、…、WLNB。沿着阵列的各列，端口A包括互补位线对BL_1A/BL_1A’、BL_2A/BL_2A’、…；而端口B包括位线对BL_1B/BL_1B’、BL_2B/BL_2B’、…。导线段1408在单元行的上方延伸，并且与该行的字线并联电连接。例如，沿着行1，第一导线段子集(例如，1408a、1408c)连接至行1的奇数存储单元，而第二导线段子集(例如，1408b、1408d)连接至行1的偶数存储单元。与双端口字线并联连接的导线段1408可以进一步减小信号传输延迟和信号劣化，从而改进性能。

图15示出了根据一些实施例的流程图。虽然公开的方法(例如，方法1500)在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的。此外，此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

在1502中，在半导体衬底中或上方形成存储单元阵列。例如，1502可以对应于形成如图1所示的存储单元102的阵列101。

在1504中，在阵列的存储单元的列上方或行上方形成一根或多根导线。例如，1504可以对应于形成如图1所示的在阵列上方延伸的多根字线108。可选地，1504可以对应于形成在阵列上方延伸的多根位线或形成在阵列上方的其它多根线。

在1506中，在一根或多根导线的第一根的上方形成两个或多个导线段。两个或多个导线段连接至一根或多根导线的第一根上的不同位置，并且每个导线段均与一根或多根导线的第一根并联连接。例如，1506可以对应于形成如图1所示的两个或多个导线段114。

应该注意，在这个书面描述以及以下的权利要求中，术语“第一”、“第二”、“第二”、“第三”等仅是用于简便描述的通用标识符以区分图或一系列图之间的不同元件。本身，这些术语并不意味着这些元件的任何时间顺序或结构上的接近，并且不旨在描述示出的实施例和/或未示出的实施例的对应的元件的不同。例如，与第一图有关所描述的“第一列”可以(或不可以)对应于与第二图有关所描述的“第一列”(例如，或甚至对应于第二图中的“第二列”)，并且可以(或不可以)对应于未示出的实施例中的“第一列”。此外，因为行中的最左单元可以认为是该行的第零单元或第一单元，因此根据任意约定指定该行的第一单元，术语“偶数”和“奇数”可以调换。

因此，本发明的一些实施例涉及存储器件。该存储器件包括通常在存储单元的行上方彼此平行延伸的第一导线和第二导线。第一导线和第二导线设置在第一互连层中并且连接至该行的存储单元。第一多个导线段设置在位于第一互连层上方的第二互连层中。第一多个导线段的导线段连接至第一导线上的不同位置并且与第一导线并联连接。第二多个导线段设置在第二导线上方。第二多个导线段的导线段连接至第二导线上的不同位置并且与第二导线并联连接。

在一些实施例中，从所述存储单元的行或列上方看，所述第一多个导线段沿着所述第一导线与所述第二导线之间的中心线是共线的，并且所述第二多个导线段沿着所述第一导线与所述第二导线之间的中心线也是共线的。

在一些实施例中，所述第一多个导线段沿着直接位于所述第一导线上方的第一轴是共线的，并且所述第二多个导线段沿着直接位于所述第二导线上方并且与所述第一轴间隔开的第二轴是共线的。

在一些实施例中，所述第一多个导线段通过所述第一导线连接至沿着所述行的第一存储单元子集，并且所述第二多个导线段通过所述第二导线连接至沿着所述行的第二存储单元子集，所述第一存储单元子集和所述第二存储单元子集是相互排斥的。

在一些实施例中，所述第一多个导线段连接至沿着所述行或列的奇数存储单元，并且所述第二多个导线段连接至沿着所述行或列的偶数存储单元。

在一些实施例中，在所述行或列中的多个存储单元与所述第一多个导线段加上所述第二多个导线段的总和之间存在一一对应关系。

在一些实施例中，所述第一导线和所述第二导线的每根均具有第一最小线宽，而所述多个导线段的导线段具有大于所述第一最小线宽的第二最小线宽。

在一些实施例中，所述第一多个导线段在所述第一导线的长度上以规律的间隔间隔开。

在一些实施例中，所述第一互连层和所述第二互连层包括在由多个金属层构成的互连结构中，所述多个金属层彼此堆叠并且通过介电结构彼此分隔开，其中，所述第一互连层是在所述互连结构中直接位于最低金属1层上方的金属2层，并且所述第二互连层是具有布置在所述金属2层和金属4层之间的中间金属3层的所述金属4层。

在一些实施例中，所述存储单元沿着行布置并且每个存储单元均可通过第一端口和第二端口访问，其中，所述第一多个导线段连接至沿着所述行的每个存储单元的所述第一端口，并且所述第二多个导线段连接至沿着所述行的每个存储单元的所述第二端口。

在一些实施例中，所述第一导线对应于连接至第一存储单元的第一存取晶体管的栅电极的第一字线，而所述第二导线对应于连接至第二存储单元的第二存取晶体管的栅电极的第二字线。

在一些实施例中，所述存储单元沿着列布置并且所述第一导线对应于连接至所述列的第一存储单元的第一存取晶体管的源极/漏极区域的第一位线，而所述第二导线对应于连接至所述列的第二存储单元的第二存取晶体管的源极/漏极区域的第二位线。在其它实施例中，本发明涉及包括以行和列布置的多个存储单元的存储器件。该存储器件包括数据存储元件和一个或多个存取晶体管。第一导线和第二导线通常在单元的行上方彼此平行延伸并且沿着该行连接至存取晶体管的栅极。第一多个导线段设置在第一导线上方。第一多个导线段的导线段连接至第一导线上的不同位置并且每个均与第一导线并联连接。第二多个导线段设置在第二导线上方。第二多个导线段的导线段均连接至第二导线上的不同位置并且与第二导线并联连接。

在一些实施例中，从所述存储单元上方看，所述第一多个导线段沿着所述第一导线与所述第二导线之间的中心线是共线的，并且所述第二多个导线段沿着所述第一导线与所述第二导线之间的所述中心线也是共线的。

在一些实施例中，该存储器件还包括：两个或多个通孔，将所述第一多个导线段的第一导线段分别电连接至所述第一导线段上的两个或多个不同的位置。

在一些实施例中，所述第一多个导线段通过所述第一导线连接至沿着所述行的第一存储单元子集，并且所述第二多个导线段通过所述第二导线连接至沿着所述行的第二存储单元子集，所述第一存储单元子集和所述第二存储单元子集是相互排斥的。

仍在其它实施例中，本发明涉及静态随机存取存储器件。多个存储单元以行和列布置。行中的第一存储单元具有与该行的第二存储单元的外周直接接触的外周。第一字线在存储单元的行上方延伸以在第一存储单元和第二存储单元的外周的上边缘和下边缘之间穿过。第一字线电连接至第一存储单元和第二存储单元的至少一个。第二字线在存储单元的行上方延伸以在第一存储单元和第二存储单元的外周的上边缘和下边缘之间穿过。第二字线通常与第一字线平行延伸并且电连接至第一存储单元和第二存储单元的至少一个。第一多个导线段布置在第一字线上方，并且连接至第一字线上的不同位置。第一多个导线段与第一字线并联连接。第二多个导线段设置在第二导线上方。第二多个导线段的导线段连接至第二字线上的不同位置。第二多个导线段与第二字线并联连接。

在一些实施例中，从所述行上方看，中心线在所述第一字线与所述第二字线之间等距离延伸，并且所述第一多个导线段和所述第二多个导线段沿着所述中心线是共线的。

在一些实施例中，该存储器件还包括：两个或多个第一通孔，将所述第一多个导线段的第一导线段分别电连接至所述第一字线上的两个或多个不同位置；以及两个或多个第二通孔，将所述第二多个导线段的第一导线段分别电连接至所述第二字线上的两个或多个不同位置。

在一些实施例中，所述存储单元是双端口存储单元，或者，所述第一字线连接至所述存储器件的所述存储单元的奇数列，而所述第二字线连接至所述存储器件的所述存储单元的偶数列。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。