本发明关于使用了pnpn构造的、一次性可编程（onetimeprogrammable）非易失性半导体存储装置。
背景技术：
在当前的半导体装置之中存储元件在各式各样的地方被使用。其中，一般将切断（off）电源也不丢失存储数据而只能进行一次数据写入的元件，称为一次性可编程非易失性存储元件。以下，将该一次性可编程非易失性存储元件称为otp。otp是一般在半导体产业中使用的简称。在半导体装置中，otp在各式各样的地方被使用于数据保管、或微调等的用途。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2009－147002号公报。
技术实现要素：
【发明要解决的课题】
otp中大致区分则存在2种方式。
首先第一个是向浮动栅极（floatinggate）蓄积电荷而进行写入的浮动栅极型otp。由于利用微弱的电流进行写入，所以具有好出现电气原因造成的误写入这样的特性。例如，在读出数据时，若在具有浮动栅极的晶体管的源极、漏极间施加较大的电压，则产生沟道热电子，它被注入浮动栅极，只是想要读出数据，却能容易引起会写入数据这样的误写入。
第二个是流过大电流而使接合或电阻热破坏的热破坏型otp。该类型中存在各种方式，但是无论哪一个为了引起热破坏，都需要比浮动栅极型大的电流。这是因为造成热破坏需要较大的电力。为了使较大的电流流过，必须增大其路径的布线或晶体管的宽度。其结果面积变大。作为补偿，与浮动栅极型相比，具有几乎不发生误写入这样的优点。
参考文献1与热破坏型otp相关，但是与一般的热破坏型otp同样，面积还是较大。因此，本发明以提供面积较小的热破坏型otp为课题。
【用于解决课题的方案】
本发明为了解决上述课题，提供非易失性半导体存储装置，其特征在于具有：
设置在半导体衬底的第一第一导电型区域；
与所述第一第一导电型区域相接的第一第二导电型区域；
形成在所述第一第一导电型区域内的第二第二导电型区域；以及
形成在所述第一第二导电型区域内的第二第一导电型区域，
所述第一第一导电型区域与第二导电型电位电连接，在此，第二导电型电位在n型电位时为vss、在p型电位时为vdd，
所述第二第一导电型区域在中间夹着电阻而与第一导电型电位连接，
所述第一第二导电型区域在中间夹着开关而与第一导电型电位连接，
若所述开关导通，则所述第一第二导电型区域与第一导电型电位电连接，
在此，第一导电型电位在n型电位时为vss、在p型电位时为vdd，
若所述开关截止，则所述第一第二导电型区域成为浮动状态，
在使所述开关导通的状态下，从所述第二第二导电型区域进行电流注入的情况下，不进行数据的写入，
在使所述开关截止的状态下，从所述第二第二导电型区域进行电流注入的情况下，利用pnpn电流流动的情况而进行数据的写入。
【发明效果】
在本发明中，通过控制使较大的电流流过或不流过半导体衬底中的pnpn来实现otp。
在本发明中数据的写入必须使用比较大的电流，但是其路径的大半处于半导体衬底中，因此晶体管沟道和布线的宽度所需要的部位会减少与之相应的量。因此，能得到面积比现有技术小的otp。
另外，构成本发明的pnpn的一个pn与本发明的存储装置的有无没有关系，而能够由大半的半导体装置所具有的esd保护元件代替。由这一点也能得到面积比现有技术小的otp。
附图说明
【图1】（a）是本发明的实施例即otp的示意截面图，（b）是用于方便理解（a）的概略图。
【图2】是示出端子和esd保护元件的图。
【图3】是示出追加了下拉电阻的本发明的实施例即otp的图。
【图4】是示出具有禁止写入功能的本发明的实施例即otp的图。
【图5】是示出可否写入电路的图。
【图6】是示出共用第一p型区域和第二n型区域的本发明的实施例即2单元（cell）otp的图。
【图7】是示出蛇型电阻的图。
【图8】是示出利用了内部连线（interconnector）的电阻的图。
【图9】是第一n型区域和第二p型区域的平面图。
【图10】是示出现有例的图。
【图11】是使图1（b）中的p型区域和n型区域反转的情况下的概略图。
具体实施方式
以下，顺着实施例说明用于实施发明的方式。
[实施例1]
利用图1（a）及（b）来说明本发明的效果。图1（a）是本发明的实施例1的示意截面图。图1（b）是用于方便理解图1（a）的概略图。除了pnpn以外，以一般的电气电路图而画出。pnpn按照2组pn二极管无法正确表现，因此采用如图1（b）那样的记载方法。
本实施例的otp构成为：
具有：设置在半导体衬底的、互相相接的第一p型区域13和第一n型区域12；
形成在第一p型区域13内的第二n型区域14；以及
形成在第一n型区域12内的第二p型区域11，
第一p型区域13与vss端子1电连接，
第二p型区域11在中间夹着电阻4而与vdd端子2连接，
第一n型区域12在中间夹着开关16而与vdd端子2连接，
若使开关16导通（on），则第一n型区域12与vdd端子2电连接，
若使开关16截止（off），则第一n型区域12成为浮动状态。
开关16由以pmos的源极区域7和pmos的漏极区域9和栅极电极5和nwell8组成的pmos晶体管构成。nwell8经由n型高浓度区域6而与vdd端子2电连接。pmos的漏极区域9和第一n型区域12经由n型高浓度区域10而电连接。第一p型区域13经由相同极性的p型高浓度区域15而与vss端子1电连接。第二n型区域14与io端子3电连接。在此，io端子这样的表现用作为能够施加vdd、vss这样的电源以外的电位的端子这样的含义。
在使所述开关16截止的状态下，从io端子3进行电流注入。这相当于在所述由11、12、13、14组成的pnpn中，使被p夹着的n（12）为浮动状态，正向电流从右端的n（14）流入。左端的p（11）经由电阻4而为vdd电位，右起第2个p（13）为vss电位，右端的n（14）成为比vss低的电位，因此该pnpn导通，会流过pnpn电流。该电流还被称为闩锁电流，是流过半导体衬底的较大的电流。利用该电流，使得电阻4热破坏。
另一方面，在使所述开关16导通的状态下，从io端子3进行电流注入。这相当于在所述由11、12、13、14组成的pnpn中，使被p夹着的n（12）和左端的p（11）为vdd电位，在使右起第2个p（13）为vss电位的状态下，使右端的n（14）为比vss低的电位，从右端的n（14）注入正向电流。在该情况下，正向电流不会流过由被p夹着的n（12）和左端的p（11）组成的pn结，因此pnpn不会导通。正确地说，在pnpn间有电流流动，但是该电流与开关16截止的情况相比通常低1位数以上，是通常被称为pnpn没有导通的状态。另外，还被称为没有流过闩锁电流。因此，电阻4不会热破坏。
对于在所述开关16导通的状态下、从io端子3进行电流注入的情况再稍许详细描述。向连接有io端子3的第二n型区域14注入的电流的一部分，到达第一n型区域12。该一部分在第一n型区域12被捕获，剩下的直接通过第一n型区域12，到达第二p型区域11。
在第一n型区域12被捕获的电流经由开关16，流入vdd。因此，第一n型区域12的电位比vdd下降“开关16的导通电阻×流过开关16的电流”的量。
另外，到达第二p型区域11的电流，经由电阻4流入vdd。因此，第二p型区域11的电位比vdd下降“电阻4的电阻值×流过电阻4的电流”的量。
若第一n型区域12的电位比第二p型区域11的电位低0.6v以上，则在该pn二极管中流过正向电流，因此所述pnpn导通，使得流过闩锁电流。在没有低0.6v以上的情况下，不会有正向电流流过由第二p型区域11、第一n型区域12组成的pn二极管，因此pnpn不会导通。但是，注入到第二n型区域14的电流的一部分到达第二p型区域11，因此在pnpn间有电流流过。
在本发明中，为了在开关16导通的情况下不使pnpn导通，例如，在第一n型区域12捕获的电流和到达第二p型区域11的电流相等的情况下，将开关16的导通电阻设定为电阻4的电阻值以下。
若第一n型区域12的浓度较浓，则到达第二p型区域11的电流的比例下降。这样电流的相对比例（相对比）随着工艺而改变，因此需要按照采用本发明的工艺而改变电阻值。然而，这属于如果有先前描述那样的半导体的一般知识就能设定的一类。
以上，说明了通过切换开关16的导通/截止，能够选择性地破坏或者不破坏电阻4。若电阻被破坏则电阻断开（open）、或者电阻值上升1位数以上。这样通过改变电阻的电阻值来将电阻作为otp而利用的方法得到广泛使用，因此在这里省略说明。
进而，在此所描述的开关16只要是具有能控制第一n型区域与vdd之间的电气电阻的功能的元件就能实现，不限于本实施例所描述的pmos。例如也可以由nmos实现，不会因此而损失本发明的本质。
为了正确理解本发明的结构，说明以第一n型区域12为浮动状态，将从io端子3向第二n型区域14注入的电流从0ma缓缓增加到－100ma的情况下引起的现象。注入的电流到达第一n型区域12，被该第一n型区域12捕获，但是由于该第一n型区域12处于浮动状态，所以第一n型区域12的电位从vdd电位下降。若增加注入的电流，则正向电流向由第二p型区域11和第一n型区域12组成的pn结流出。进而若增加注入的电流，则该正向电流进一步增加。该正向电流的一部分被第一p型区域13捕获。于是第一p型区域13的电压上升。随着注入电流增加，该电压上升变大，在与io端子3连接的n型区域和与vss连接的p型区域之间流过进一步大的正向电流，因此由第二p型区域11和第一n型区域12和与vss连接的第一p型区域13和与io端子3连接的第二n型区域14构成的pnpn导通。这相当于电源间的闩锁导通。在此说明所采用的与io端子3连接的n型区域，也可为位于第一p型区域13中的与vss连接的n型区域，这样的n型区域是具有具有n型晶体管的半导体装置的大致全部的区域。只要先前所描述的、由11、12、13、14组成的pnpn导通，电阻4不会热破坏，引起该电源间的闩锁而在电阻4流过更加大电流，使得电阻4热破坏地设定是容易的。总之，有必要使由11、12、13、14组成的pnpn导通。
本发明的宗旨在于利用开关来控制第一n型区域12与vdd间的电阻，从而控制pnpn的导通/截止这一点。若使开关截止而使第一n型区域处于浮动状态，则如之前所描述的那样，这并不是要求开关截止而完全断开。正确地说晶体管的开关的导通/截止，也是指导通时和截止时的电阻值之比一般为10的6次方以上，即便截止也有电流流过。因而，所谓导通/截止是表示信号“传递/不传递”的方便的叫法。即，浮动状态是指根据电流等的干扰因素而电位容易从vdd电位偏离。
[实施例2]
半导体装置一般需要在esd实验上合格。为了合格于此，半导体装置中，对多个端子连接称为esd保护元件的元件。在esd保护元件中，往往使用将栅极固定于接地电平的ggnmos、pn二极管、npn双极的任一个。
图2是作为esd保护元件利用ggnmos的情况下的、端子和ggnmos的平面图。ggnmos的源极和衬底与vss端子1连接，另一个端子3与ggnmos的漏极连接。栅极40固定于接地电平。为了在所述标准实验上合格，ggnmos的沟道宽度多为数100μm，往往如图2那样以梳型配置。保护元件整体被vss电位的p型高浓度区域15包围。以上，是最一般的配置。
该构造的情况下，图1a、图1b的io端子3相当于图2的左侧的端子，第二n型区域14相当于图2的ggnmos的漏极，p型高浓度区域15相当于图2的包围ggnmos的p型高浓度区域。因而，即便不搭载本发明的otp也能将从最初起存在的端子和ggnmos利用于本发明的otp。在搭载本发明的otp的情况下，无需作为otp用途而追加搭载图1a的第二n型区域14、p型高浓度区域15。这对想要减小面积的半导体装置来说是很大的优点。
作为esd保护元件，代替ggnmos而往往搭载较大的pn二极管、或npn双极。在这些情况下，也几乎是对端子连接较大的n型区域，esd保护元件被vss电位的高浓度的p型区域包围。因而，也包括这些情况在内，能够将不搭载本发明的otp也存在的端子和其esd保护元件，利用于本发明的otp。
半导体装置一般除了esd实验之外，还需要在闩锁实验上合格。闩锁实验中，在给予vdd、vss的状态下，要求对电源以外的端子注入±100ma的电流也不会坏。因此，一般的半导体装置制作成从电源端子以外的端子注入±100ma的电流也不会坏。因而，即便不追加特别的对策，在本发明的otp的写入中，从io端子3注入－100ma的电流，除了打算写入的otp单元（在此所谓otp单元是指成为构成otp的单位的构造。）以外哪处也都不会坏。在此特意传述哪处也都不会坏，是因为通常引起意外的闩锁时，往往不希望坏的部位会热破坏。
在利用不搭载本发明的otp也存在的端子和其esd保护元件的情况下，不能在附近配置，因此第一p型区域13变长，从第一n型区域12到第二n型区域14变远。随着变远，从第二n型区域14注入电流之际，达到第一n型区域12为止的比例逐渐减少，因此有pnpn可能不会导通的担忧。对此，相距100μm也确认pnpn导通的情况，因此不会妨碍将存在的端子和其esd保护元件兼用作otp的情况。
在此，作为esd保护元件，对ggnmos、pn二极管、npn双极进行了描述，但是并不局限于这些。
另外，不仅esd保护元件，n型mos的漏极与端子连接的输出晶体管也能兼用作本发明的otp的一部分。这是因为n型mos和ggnmos只有栅极布线不同，而其他为相同的构造。另外，npn双极用作为输出晶体管的情况下也同样。
[实施例3]
若将实施例1中的开关16置于常（ノーマリー）导通，则例如在控制所述开关16的端子断开（open）、或在中途的布线路径上引起异常等的情况下，也能可靠地使开关16导通。这样在除了进行写入时以外，可靠地使开关16导通，从而即便引起一些异常的情况下也能够进一步减少引起误写入的可能性。
如图3所示，能够通过在开关16的栅极与vss之间加入电阻17来实现常导通。这样的电阻17将栅极的电位降低到lo电平，往往被称为下拉电阻。
在加入该电阻17的情况下，写入时，也需要使开关16截止，因此需要设为不妨碍该截止动作的程度的电阻值。
[实施例4]
若搭载负责禁止写入功能的otp，则能够更加可靠地防止写入后的误写入。根据图4说明该实现方法。
图4是搭载2个数据保持用的otp单元的情况的图。一个由以11p、12p、13p、14p组成的pnpn和控制pnpn的导通/截止的开关16p和电阻4p构成。另一个也是同样的结构，由以11q、12q、13q、14q组成的pnpn和控制pnpn的导通/截止的开关16q和电阻4q构成。
在来自可否写入电路的信号为高电平（hi）的情况下，otp成为禁止写入模式，而低电平（lo）的情况下，成为可写入模式。首先，对可写入模式进行说明。在来自可否写入电路的信号为lo的情况下，以来自可否写入电路的信号为输入的pmos18p和pmos18q均导通。因此，来自选择电路的信号会传递到控制pnpn的导通/截止的开关16p、16q。
另外，控制pnpn的导通/截止的开关16p、16q的输入，为了实现在实施例3中说明的常导通，经由电阻17p、17q而与vss连接。但是，如果该电阻17p、17q的电阻值过小，则来自选择电路的信号hi不会正确传递到开关16p、16q，因此设为使hi信号能正确传递这样的大小的电阻。
在来自选择电路的信号为hi的情况下，如在实施例1中说明的那样，第一n型区域12成为浮动状态，因此会写入。另一方面，在来自选择电路的信号为lo的情况下，第一n型区域12成为vdd电位，因此不会写入。这样，在可写入模式下，响应来自选择电路的信号，能够仅对打算写入的otp单元进行写入。
接着，对禁止写入模式进行说明。在来自可否写入电路的信号为hi的情况下，pmos18p、18q截止，因此选择电路与控制pnpn的开关的输入之间成为没有电连接的状态。控制pnpn的开关的输入经由电阻而与vss连接，因此不管来自选择电路的信号为何，控制pnpn的开关都会成为导通状态。因此，不管来自选择电路的信号为何，第一n型区域12都成为与vdd连接的状态。因此，不管来自选择电路的信号为何，都不能向otp写入。
接着，根据图5说明可否写入电路的实现方法。可否写入电路具有1个otp单元，该otp由以11x、12x、13x、14x组成的pnpn和控制pnpn的导通/截止的开关16x和电阻4x构成。实施例4与实施例1的差异在于pmos19插入到电阻4x与vdd之间。关于pmos19，将pmos19的导通电阻设为充分小，以使实施例1中描述的pnpn导通从而不妨碍写入结构。
在来自输入的信号为lo的情况下，反相器24的输出为hi，由此nmos21、22导通，pmos19截止。使电阻23的电阻值大于电阻4x和nmos21的导通电阻和nmos22的导通电阻之总和的电阻值。这样处理，此时，输出的电位成为lo。因此，otp成为可写入模式。
在来自输入的信号为lo的情况下，控制pnpn的开关16x成为导通，因此不会对可否写入电路内的otp进行写入。
在来自输入的信号为hi的情况下，反相器24的输出为lo，由此nmos21、22截止。因而，电阻4x和第二p型区域不会与vss电连接。电阻23与电阻4x之间没有电连接。由以上，输出成为hi，因此otp成为禁止写入模式。
另外，在来自输入的信号为hi的情况下，控制pnpn的开关16x成为截止，因此可否写入电路内的otp成为能够写入的状态。
综上所述，在来自输入的信号为lo的情况下，可否写入电路内的otp成为不能写入的状态，但是数据保持用的otp成为可写入状态。相反，在来自输入的信号为hi的情况下，可否写入电路内的otp成为能够写入的状态，但是数据保持用的otp成为不能写入状态。
在来自输入的信号为hi的状态下，若从第二n型区域14x进行－100ma的电流注入，则电阻4x被热破坏。这意味着对可否写入电路内的otp进行了写入。若对可否写入电路内的otp进行写入，则电阻4x成为断开（open）状态，因此不管来自输入的信号为何，输出都成为hi，成为禁止写入模式。
以上，对数据保持用的otp单元为2个的情况进行了说明，但是由该说明，也容易关于otp单元为3个以上的情况进行扩展。以上的说明为具有otp的禁止写入功能的实现方法的一个例子。禁止写入功能的实现方法并不是本发明的要旨，因此本发明并不局限于在此说明的实现方法。
[实施例5]
在本发明的第5实施例即搭载多个otp单元的半导体装置中，第一p型区域和第二n型区域在多个otp单元中共用。通过这样处理，能够仅对打算写入的otp单元进行写入。
利用图6来说明该理由。图6是具有2个otp单元的情况。开关16在本发明的otp中是必需的，但是不图示也能进行说明，因此在图6中省略。
2个单元的otp的一个由电阻4a、第二p型区域11a、第一n型区域12a、第一p型区域13、第二n型区域14组成。另一个otp单元由电阻4b、第二p型区域11b、第一n型区域12b、第一p型区域13、第二n型区域14组成。第一p型区域和第二n型区域在2个单元中共用。
在该2个单元的otp中，使第一n型区域12a为浮动状态，将另一个的第一n型区域12b设为vdd电位。这由实施例4那样的方法是可以实现的。在该状态下，从共用的第二n型区域14注入－100ma的电流。在多个电阻并联连接的情况下，流过的电流按照电流＝电压/电阻的关系而被分配。
因此，在11a、12a中，流过比11b、12b大得多的电流，电阻4a被热破坏。另一方面，由于在电阻4b中没有流过大电流，所以不会热破坏。即，在将第一p型区域13和第二n型区域14共用的2个单元的otp中，能够选择性地进行写入。由以上的说明，关于3个单元以上的情况也能够容易地进行推测。
[实施例6]
图7是示出电阻4的一个例子的平面图。将使电阻不是直线形状而是双重折回的该形状称为蛇型。一般，在电阻中流过大电流时发热，成为高温。该温度传递到周围，因此周围也成为高温。由于周围也成为高温，所以电阻的温度下降与之相应的量。因此，对周围的热传导越大，热破坏所需要的电流就越大。
在图7那样的蛇型的情况下，位于电阻的中心的部分的周围因位于电阻的两端的部分而成为高温。因此，位于中心的电阻与位于两端的电阻相比成为高温。因此，与直线形状的电阻相比热破坏所需要的电流变小。
[实施例7]
温度在电力大时上升，在散热或者热容量大时下降。电力以电力＝电流×电压＝电流的平方×电阻来表示。热容量在相同材质的情况下，与体积成比例。
若由多晶硅构成电阻4，则因为多晶硅的电阻率比铝或者铜等的金属大，所以能制作比金属更高电阻的电阻。因此流过相同电流时所消耗的电力会比金属大。另外，与金属相比，热传导率低且散热小。无论哪一个的特性都向电阻进一步成为高温的方向起作用。因而，能够以更小的电流破坏电阻4。这意味着写入所需要的电流变小。此外，示出本第7实施例的图仅改变了材质，因此省略。
[实施例8]
按照图8进行说明。30a是布线层，由铝或铜这样的金属布线、或多晶硅构成。30b是与30a不同的布线层，是铝或铜这样的金属布线、或多晶硅、或硅衬底。两者以内部连线31电连接。该内部连线通常称为通路孔或接触部。
对该内部连线往往使用钨，钨的电阻率比铝或铜高，因此若按照先前的实施例7的说明，由内部连线形成电阻4，则写入所需要的电流变小。图8的（a）图示意性表示写入前的内部连线部，同（b）图示意性表示内部连线部热破坏的情况。
[实施例9]
用于内部连线的钨的沸点高于用于布线层的铝或铜。因此，即便内部连线与布线相比成为高温也不会热破坏，与内部连线相接的布线区域因来自内部连线的热而成为高温，由于沸点比内部连线低，所以有时与内部连线相接的布线区域会先于内部连线被热破坏。图8的（c）图是表示该热破坏的示意图。
在布线层为多晶硅的情况下，因多晶硅本身也是电阻而发热，散热比金属小，因此如图8的（c）图所示，能够以更小的写入电流使与内部连线相接的区域热破坏。
[实施例10]
若从第二n型区域注入－100ma的电流，则因为大电流而第一n型区域的中的电位分布中第一n型区域的电阻值比较高，所以不会成为均匀。为了使pnpn导通，需要流过二极管正向的电流，但是若第一n型区域中的电位分布不均匀，则pnpn导通所需要的电流会出现偏差。
另外，图1（a）中，到达第二p型区域的电流因通过或不通过n型高浓度区域10而改变。这是因为在浓度不同时电荷的捕获率会改变。这也成为偏差因素。
因此，如图9所示，以n型高浓度区域10包围第二p型区域11。由于高浓度的n型区域为低电阻，所以电位分布的均匀性增加而偏差减少。另外，无论从哪个方向流过来电流，直接通过第一n型区域而到达第二p型区域的电流的比率都恒定。
[实施例11]
在pnpn导通，并利用流过大电流的情况的本发明的otp中，若电阻4为低电阻，则按照实施例7的原理，电阻4的温度不怎么上升，反而pn结的面积变小时，也有pn结部的温度上升而pn结部热破坏的情况。第一p型区域与第二n型区域之间的pn结部或者第一n型区域与第二p型区域之间的pn结部与之相当。
以上，描述了写入时注入－100ma，但是写入并不局限于－100ma注入。按照以上所描述的实施例，otp例如既能设计成为在－10ma也写入，也能设计成为在－100ma不写入、不是注入－200ma就不会写入。
另外，不用电流注入而施加－1v等的电压也能进行同样的写入。这是因为即便是施加电压结果上也会注入电流。另外，电压是相对性的，因此将第二n型区域连到接地，并使第一p型区域的电位从接地缓缓上升，也能进行本发明所描述的otp的写入。
[实施例12]
pnpn的结构不局限于图1（a）。例如，即便关于设为n型的半导体衬底的情况，如果是半导体相关的技术人员也能容易地类推按照本发明的原理的otp。以上的说明中，在vdd与第一n型区域之间配置开关，但是在第一p型区域与vss之间配置开关，使第一p型区域为浮动状态，从第二p型区域进行电流注入，也能实现与本发明相同原理的otp。
作为一个例子，在图11示出在n型的半导体衬底设置与由实施例1的图1（b）所示的otp对应的构造的情况而作为实施例12。
实施例12的otp构成为：
具有：设置在n型的半导体衬底的、互相相接的第一n型区域53和第一p型区域52；
形成在第一n型区域53内的第二p型区域54；以及
形成在第一p型区域52内的第二n型区域51，
第一n型区域53与vdd端子2电连接，
第二n型区域51在中间夹着电阻44而与vss端子1连接，
第一p型区域52在中间夹着开关56而与vss端子1连接，
若开关56导通，则第一p型区域52与vss端子1电连接，
若开关56导通，则第一p型区域52成为浮动状态。
与实施例1同样，如果开关56截止，则因从io端子3注入第二p型区域54的电流而pnpn导通，电阻44被热破坏。如果开关56导通，则即便电流从io端子3注入到第二p型区域54，pnpn也截止，不会有电阻44热破坏的情况。
如以上那样，在采用n型的半导体衬底的情况下，也能容易构成按照本发明的原理的otp。
另外，在以上的说明中，电阻配置在pnpn与vdd或者vss之间，但是按照本发明的原理，配置在pnpn路径的哪一处均可。
另外，在一般的cmos工艺中，往往在p型硅衬底中制作n型埋入层，并制作从p型硅衬底电性分离的p型区域，在其中制作n型区域。也能够容易类推利用该构造的pnpn方式。
标号说明
1vss端子；2vdd端子；3io端子；4、4a、4b、4p、4q、4r、4x电阻；5栅极电极；6n型高浓度区域；7pmos的源极区域；8包含pmos的nwell；9pmos的漏极区域；10n型高浓度区域；11、11a、11b、11p、11q、11r、11x第二p型区域；12、12a、12b、12p、12q、12r、12x第一n型区域；13、13p、13q、13r、13x第一p型区域；14、14p、14q、14r、14x第二n型区域；15p型高浓度区域；16、16p、16q、16r、16x控制pnpn的开关；17、17p、17q下拉电阻；18、18p、18qpmos；19pmos；21nmos；22nmos；23电阻；24反相器；30a、30b布线；31内部连线；40ggnmos。