一种EEPROM及其擦除、编程和读方法与流程

本发明涉及存储器技术领域，特别涉及一种eeprom及其擦除、编程和读方法。

背景技术：

电可擦可编程只读存储器(electricallyerasableprogrammablereadonlymemory，简称eeprom)是一种掉电后数据不丢失的存储芯片。其可在高于普通电压的作用下进行擦除和编程(重写入)，在操作时，eeprom需要以字节(8位)作为一个操作单元。eeprom一般用于即插即用、接口卡以存放硬件设置数据以及防止软件非法拷贝的“硬件锁”上面。

目前，eeprom一般采用分栅结构构建。具体地，所述分栅结构为浮栅隧穿氧化物晶体管(floating-gatetunelingoxidetransister，简称flotox)，eeprom可以包括若干个flotox及附加的选通晶体管。由于分栅结构有效避免了过擦除效应，使得电路设计相对简单。此外，分栅结构利用源端热电子注入进行编程，编程效率较高。在现有技术中，由于在针对eeprom中的分栅结构中的浮栅存储的数据信息(也即注入至浮栅中的电子)进行擦除时，利用了浮栅与源极之间的隧道效应，通过隧道电流把注入至浮栅中的电子吸引到源极，使得浮栅中不再存储有电子，从而实现擦除。

然而，由于所述分栅结构中包括有两个浮栅结构，构成互相镜像的两个存储位，在对其中一个浮栅中注入的电子进行擦除时，会对另一个浮栅造成干扰，使得另一个浮栅可能被误擦除。基于此，eeprom中的每个分栅结构的两个存储位通常被用作一个有效存储位进行操作(例如擦除、编程和读)，使得eeprom的面积利用率较低。

技术实现要素：

本发明解决的技术问题是如何有效地提高eeprom的面积利用率。

为解决上述技术问题，本发明实施例提供一种eeprom，所述eeprom包括多个呈阵列排布的分栅存储单元，每一所述分栅存储单元包括源极、漏极、与第一存储位相连的第一控制栅、字线栅以及与第二存储位相连的第二控制栅，所述字线栅连接字线，所述源极连接第一位线，所述漏极连接第二位线；所述第一控制栅连接第一控制栅线，所述第二控制栅连接不同于所述第一控制栅线的第二控制栅线；其中，每n列所述分栅存储单元形成于一个第一阱结构上，相邻的第一阱结构之间采用掺杂类型不同于所述第一阱结构的第二阱结构隔开，n为正整数。

可选地，所述第一阱结构为p阱，所述第二阱结构为n阱。

可选地，所述第一阱结构和第二阱结构形成于深n阱上。

可选地，n为8。

为解决上述技术问题，本发明实施例还提供一种上述eeprom的擦除方法，所述擦除方法包括：对所述分栅存储单元所在的第一阱结构施加第一阱电压；对所述第一控制栅线施加擦除电压；对所述第二控制栅线施加不同于所述擦除电压的第一控制电压；对所述字线施加字线电压，所述字线电压小于所述第一阱电压；对所述第一位线施加第一位线电压；对所述第二位线施加第二位线电压；其中，所述第一阱电压与所述擦除电压的压差使得所述第一存储位上存储的电子被擦除，所述第一阱电压与所述第一控制电压的压差阻止所述第二存储位上存储的电子被擦除。

可选地，所述第一阱电压的范围为8v至12v，所述擦除电压的范围为-6v至-10v，所述第一控制电压的范围为0v至4v，所述字线电压的范围为-2v至2v。

可选地，所述第一位线电压和第二位线电压等于所述第一阱电压。

可选地，所述擦除方法还包括：对与所述分栅存储单元处于同一行的分栅存储单元所在的所有第一阱结构施加第二阱电压，以阻止与所述分栅存储单元处于同一行的分栅存储单元中的第一存储位上存储的电子被擦除。

可选地，所述第二阱电压的范围为-2v至2v。

可选地，所述擦除方法还包括：对与所述分栅存储单元处于同一列的分栅存储单元所连接的第一控制栅线施加第二控制电压，以阻止与所述分栅存储单元处于同一列的分栅存储单元中的第一存储位上存储的电子被擦除，其中，所述第二控制电压与所述第一控制电压相等或不等。

可选地，所述第二控制电压的范围为0v至4v。

为解决上述技术问题，本发明实施例还提供一种上述eeprom的编程方法，所述编程方法包括：通过对所述第一位线、第二位线、字线、第一控制栅线、第二控制栅线以及第一阱结构的电压配置，选中所述第一存储位，以使得所述第一存储位处于待编程状态并阻止所述第二存储位处于待编程状态，其中，所述分栅存储单元的沟道内流有沟道电流，所述沟道电流的方向从所述第一存储位流向所述第二存储位；对所述第一存储位进行编程。

可选地，通过对所述第一位线施加范围为3v至7v的电压，对所述第二位线施加范围为0.1v至0.5v的电压，对所述字线施加范围为1v至2v的电压，对所述第一控制栅线施加范围为7v至10v的电压，对所述第二控制栅线施加范围为3v至7v的电压，对所述第一阱结构施加范围为-2v至2v的电压，选中所述第一存储位，并使得所述分栅存储单元的沟道内流有所述沟道电流。

为解决上述技术问题，本发明实施例还提供一种上述eeprom的读方法，所述读方法包括：通过对所述第一位线、第二位线、字线、第一控制栅线、第二控制栅线以及第一阱结构的电压配置，选中所述第一存储位，以使得所述第一存储位处于待读取状态并阻止所述第二存储位处于待读取状态，其中，所述分栅存储单元的沟道内流有沟道电流，所述沟道电流的方向从所述第二存储位流向所述第一存储位；对所述第一存储位中存储的数据信息进行读取。

可选地，通过对所述第一位线施加范围为0v的电压，对所述第二位线施加范围为0.5v至1v的电压，对所述字线施加范围为4v至5v的电压，对所述第一控制栅线施加范围为0v的电压，对所述第二控制栅线施加范围为4v至5v的电压，对所述第一阱结构施加范围为-2v至2v的电压，选中所述第一存储位，并使得所述分栅存储单元的沟道内流有所述沟道电流。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例的eeprom中，由于每n列所述分栅存储单元形成于一个第一阱结构上，相邻的第一阱结构之间采用掺杂类型不同于所述第一阱结构的第二阱结构隔开，因此，在对所述eeprom中的分栅存储单元进行操作，例如擦除时，可以通过对所述分栅存储单元所在的第一阱结构和第一控制栅线的电压配置，对所述分栅存储单元的第一存储位存储的数据信息进行擦除，或者所述第一阱结构和第二控制栅线的电压配置，对所述分栅存储单元的第二存储位存储的数据信息进行擦除，而无需采用所述字线与所述第一控制栅线或第二控制栅线之间的压差进行擦除，可以有效地避免同一分栅存储单元中不同存储位间的操作干扰，还可以进一步避免对同一行方向和同一列方向上分栅存储单元中存储位的操作干扰，使得每一分栅存储单元中的两个存储位均可以作为有效存储位，提高所述eeprom的面积利用率。进一步地，相比于现有技术方案，所述eeprom中无需选通晶体管选通所述eeprom中的多列分栅存储单元进行操作，只需对所述多列分栅存储单元所在的第一阱结构施加适当的电压即可，可以进一步减小所述eeprom的面积，提高其面积利用率。

附图说明

图1是现有技术中的一种分栅存储单元的剖面图。

图2是现有技术中的一种eeprom的俯视图。

图3是现有技术中的一种eeprom的电路示意图。

图4是本发明实施例的一种eeprom的俯视图。

图5是一种图4所示的eeprom的剖面图。

具体实施方式

如背景技术部分所述，目前，由于所述分栅结构中包括有两个浮栅结构，构成互相镜像的两个存储位，在对其中一个浮栅中注入的电子进行擦除时，会对另一个浮栅造成干扰，使得另一个浮栅可能被误擦除，因此，eeprom中的每个分栅结构的两个存储位通常被用作一个有效存储位进行操作，使得eeprom的面积利用率较低。

本申请发明人对现有技术中的一种eeprom进行了分析。

首先，eeprom中包含有呈阵列排布的分栅存储单元。图1是现有技术中的一种分栅存储单元的剖面图。参见图1所示，所述分栅存储单元10可以分别具有源极(图中未标示)、漏极(图中未标示)、与第一浮栅fg0相连的第一控制栅cg0、字线栅wl以及与第二浮栅fg1相连的第二控制栅cg1，所述第一浮栅fg0和第二浮栅fg1形成互为镜像的两个存储位。其中，所述源极和漏极分别连接由n+掺杂区形成的源极区域101和漏极区域102；所述源极区域101和所述漏极区域102之间形成有p型掺杂的沟道区103，所述沟道区103的表面用于形成连接所述源极区域101和所述漏极区域102的沟道。在所述沟道区103的表面上方形成有第一浮栅fg0、所述第一控制栅cg0、字线栅wl、第二浮栅fg1和第二控制栅cg1，所述第一控制栅cg0、字线栅wl和第二控制栅cg1依次并排排列在所述源极区域101和所述漏极区域102之间。所述第一控制栅cg0和所述第二控制栅cg1在所述字线栅wl两侧呈对称结构，所述源极区域101和所述漏极区域102呈对称结构。所述源极可以连接第一位线bl1，所述漏极可以连接第二位线bl2。

在具体实施中，可以对所述第一存储位(也即第一浮栅)fg0和/或第二存储位(也即第二浮栅)fg1中存储的数据信息(也即浮栅中注入的电子)进行擦除时，例如可以对所述第一位线bl1和第二位线bl2施加0v电压，对所述字线栅wl施加8.5v电压，对所述第一控制栅cg0施加7v和/或对所述第二控制栅cg1施加7v电压，通过隧道效应实现擦除。然而，在对其中一个存储位进行擦除时，可能引起对另一个存储位的误擦除，使得eeprom中的每个分栅存储单元10的两个存储位通常被用作一个有效存储位进行操作。

参见图2所示，现有技术中的一种eeprom100可以包含有呈阵列排布的多个分栅存储单元(图中未标示，可参见图1中的分栅存储单元10)，所述多个分栅存储单元一般形成于p阱结构上。在具体实施中，所述分栅存储单元的源极可以经由接触孔(contact)(图中未标示)连接第一位线，其漏极可以经由接触孔连接第二位线。具体而言，第一列的分栅存储单元的源极可以连接第一位线bl1，其漏极可以连接第二位线bl2；第二列的分栅存储单元的源极可以连接第一位线bl3，其漏极可以连接第二位线bl4；……；第i列的分栅存储单元的源极可以连接第一位线blm，其漏极可以连接第二位线bln，i、m和n为正整数，例如，i为8，m为15，n为16，但不限于此，优选地，i为8的正整数倍。所述接触孔可以为通孔，内部填充有导电材料，但不限于此，所述接触孔也可以为盲孔，视具体的工艺需求而定。

由于所述eeprom100中的每个分栅存储单元的两个存储位(也即第一存储位和第二存储位)通常被用作一个有效存储位进行操作，因此，在电路连接中，每一行的分栅存储单元第一控制栅和第二控制栅连接至同一控制栅线。具体地，仅以一个字节(也即8列)为例，第一行所有分栅存储单元的第一控制栅和第二控制栅连接至第一控制栅线cg1，第一行所有分栅存储单元的字线栅连接至第一字线wl1；第二行所有分栅存储单元的第一控制栅和第二控制栅连接至第二控制栅线cg2，第二行所有分栅存储单元的字线栅连接至第二字线wl2；第三行所有分栅存储单元的第一控制栅和第二控制栅连接至第三控制栅线cg3，第三行所有分栅存储单元的字线栅连接至第三字线wl3；第四行所有分栅存储单元的第一控制栅和第二控制栅连接至第四控制栅线cg4，第四行所有分栅存储单元的字线栅连接至第四字线wl4；……；以此类推。

进一步而言，参见图3，除了将所述eeprom100中的每个分栅存储单元的两个存储位用作一个有效存储位进行操作以外，所述eeprom100还包括有呈阵列排布的多个分栅存储单元以外的多个选通晶体管(参见m0、m1、……)。优选地，可以每8列分栅存储单元(对应于8位，也即一个字节)配有一个所述选通晶体管。在具体实施中，以其中一行分栅存储单元为例，在对该行中其中8个分栅存储单元进行操作(例如擦除)时，可以通过对片选端csl<0>施加11v、对局部字线端lwl<0>施加8.5v的电压，令选通晶体管m0导通，使得该8个分栅存储单元的字线栅所耦接的全局字线端gwl也为8.5v，来实现对该8个分栅存储单元的操作；对于片选端csl<1>、局部字线端lwl<1>的操作同理。由于在所述eeprom100中，每8列就要配置有一个所述选通晶体管，因此，所述eeprom100的面积较大。

综上所述，现有技术中的eeprom的面积利用率较低。

本发明实施例提出一种eeprom，所述eeprom包括多个呈阵列排布的分栅存储单元，每一所述分栅存储单元包括源极、漏极、与第一存储位相连的第一控制栅、字线栅以及与第二存储位相连的第二控制栅，所述第一控制栅和第二控制栅分别连接不同的控制栅线，且每n(n为正整数)列所述分栅存储单元形成于一个第一阱结构上，相邻的第一阱结构之间采用掺杂类型不同于所述第一阱结构的第二阱结构隔开，以使得每个分栅存储单元中的两个存储位分别可作为有效存储位进行操作，有效提高了eeprom的面积利用率。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4是本发明实施例的一种eeprom的俯视图。一并参见图1和图4，本发明实施例公开了一种eeprom200，所述eeprom200可以包括多个呈阵列排布的分栅存储单元10，每一所述分栅存储单元10包括源极(图中未标示)、漏极(图中未标示)、与第一存储位(也即第一浮栅)fg0相连的第一控制栅cg0、字线栅wl以及与第二存储位(也即第二浮栅)fg1相连的第二控制栅cg1。为了简化，以下仅以所述eeprom200包括有4行8列的分栅存储单元10为例进行说明，实际上eeprom200包含的行数和列数视其存储容量而定。

本实施例中，所述字线栅wl连接字线，所述源极连接第一位线，所述漏极连接第二位线。具体地，所述eeprom200的第一行分栅存储单元10的字线栅wl连接第一字线wl1，第二行分栅存储单元10的字线栅wl连接第二字线wl2，第三行分栅存储单元10的字线栅wl连接第三字线wl3，第四行分栅存储单10元的字线栅wl连接第四字线wl4，…..，以此类推。

所述eeprom200的第一列分栅存储单元10的源极连接第一位线bl1，其漏极连接第二位线bl2；第二列分栅存储单元10的源极第一位线bl3，其漏极连接第二位线bl4；……；第八列分栅存储单元10的源极第一位线bl15，其漏极连接第二位线bl16；…..；以此类推。在具体实施中，所述源极和漏极与各个第一位线和第二位线的连接可以经由接触孔实现。

进一步地，所述第一控制栅cg0连接第一控制栅线，所述第二控制栅cg1连接不同于所述第一控制栅线的第二控制栅线。具体地，所述eeprom200的第一行分栅存储单元10的第一控制栅cg0连接第一控制栅线cg1_l，第二控制栅cg1连接第二控制栅线cg1_r；第二、第三、第四行乃至更多行以此类推，关于控制栅线cg2_l、cg2_r、cg3_l、cg3_r、cg4_l以及cg4_r此处不予赘述。

关于所述eeprom200的更多信息请参见前文对图1所示的eeprom100的相关描述，此处不予赘述。

更进一步地，一并参见图1和图5，每n列所述分栅存储单元10形成于一个第一阱结构(图中未标示)上，相邻的第一阱结构之间采用掺杂类型不同于所述第一阱结构的第二阱结构(图中未标示)隔开，n为正整数，例如，所述第一阱结构和第二阱结构可以分别为在衬底上沉积施主离子和受主离子形成的。

本实施例中，由于每n列所述分栅存储单元10形成于一个第一阱结构上，相邻的第一阱结构之间采用掺杂类型不同于所述第一阱结构的第二阱结构隔开，因此，在对所述eeprom200中的分栅存储单元10进行操作，例如擦除时，可以通过对所述分栅存储单元10所在的第一阱结构和第一控制栅线的电压配置，对所述分栅存储单元10的第一存储位fg0存储的数据信息进行擦除，或者所述第一阱结构和第二控制栅线的电压配置，对所述分栅存储单元10的第二存储位fg1存储的数据信息进行擦除，而无需采用所述字线与所述第一控制栅线或第二控制栅线之间的压差进行擦除，可以有效地避免同一分栅存储单元10中不同存储位间的操作干扰，还可以进一步避免对同一行方向和同一列方向上分栅存储单元10中存储位的操作干扰，使得每一分栅存储单元10中的两个存储位均可以作为有效存储位，提高所述eeprom200的面积利用率。进一步地，相比于现有技术方案，所述eeprom200中无需选通晶体管选通所述eeprom200中的多列分栅存储单元10进行操作，只需对所述多列分栅存储单元10所在的第一阱结构施加适当的电压即可，可以进一步减小所述eeprom200的面积，提高其面积利用率。

需要说明的是，本实施例中的n可以为任意适当的正整数，优选地，n为8，也即对应于一个字节容量的分栅存储单元10形成于一个所述第一阱结构上，但不限于此，例如，n还可以为2的正整数(3以外)次方。

为了简化，图5仅以所述eeprom200包括有2行8列的分栅存储单元10为例。

作为一个优选实施例，所述第一阱结构可以为p阱pw，所述第二阱结构可以为n阱nw；所述p阱pw和n阱nw可以形成于p型衬底p-sub上。在具体实施中，所述eeprom200中的多列分栅存储单元10可以形成于p型衬底p-sub上，例如，所述第一阱结构可以通过在所述p型衬底p-sub沉积受主离子形成，所述第二阱结构可以通过在所述p型衬底p-sub沉积施主离子形成。

进一步优选地，所述第一阱结构和第二阱结构可以形成于深n阱dnw上。所述第一阱结构、第二阱结构以及深n阱dnw可以形成于p型衬底p-sub上。在具体实施中，可以在p型衬底p-sub中进行重掺杂以形成所述深n阱dnw，所述第一阱结构可以通过在所述深n阱dnw上沉积受主离子形成，所述第二阱结构可以通过在所述深n阱dnw上沉积施主离子形成。所述n阱nw与所述深n阱dnw可以连接至同一电位，二者可以是连通的，因此，图5中用虚线表示二者的分隔关系。

需要说明的是，所述第一阱结构不限于p阱pw，所述第二阱结构也不限于n阱nw，二者也可以直接形成于所述p型衬底p-sub上，本实施例不进行特殊限制，在实际实施中，可以改变所述第一阱结构和第二阱结构的掺杂类型，只要二者的掺杂类型不同，所述第二阱结构能够完成对各个第一阱结构的分隔即可。

本发明实施例还公开了一种图4和图5所示出的eeprom200的擦除方法。一并参见图1和图4，所述eeprom200的擦除方法可以包括不限定执行顺序的以下步骤(以图4中第一行第一列的分栅存储单元10为例进行说明)：

对所述分栅存储单元10所在的第一阱结构(图未示)施加第一阱电压；

对所述第一控制栅线cg1_l施加擦除电压；

对所述第二控制栅线cg1_r施加不同于所述擦除电压的第一控制电压；

对所述字线wl1施加字线电压，所述字线电压小于所述第一阱电压；

对所述第一位线bl1施加第一位线电压；

对所述第二位线bl2施加第二位线电压；

其中，所述第一阱电压与所述擦除电压的压差使得所述第一存储位fg0上存储的电子被擦除，所述第一阱电压与所述第一控制电压的压差阻止所述第二存储位fg0上存储的电子被擦除。

在本实施例中，由于所述第一阱电压与所述擦除电压的压差足够大，能够使得所述第一存储位fg0上存储的电子被擦除，使得第一浮栅中不再存储有电子，而所述第一阱电压与所述第一控制电压的压差(小于所述第一阱电压与所述擦除电压的压差)阻止所述第二存储位fg0上存储的电子被擦除，因此，可以实现对所述第一存储位fg0的擦除。进一步地，所述字线电压小于所述第一阱电压，所述字线电压与所述擦除电压之间的压差较小时，不足以通过隧道效应对所述第一存储位fg0进行擦除。

在具体实施中，例如，所述第一阱电压的范围可以为8v至12v，所述擦除电压的范围可以为-6v至-10v，所述第一控制电压的范围可以为0v至4v，所述字线电压的范围可以为-2v至2v。优选地，所述第一阱电压可以为10v，所述擦除电压可以为-8v，所述第一控制电压可以为2v，所述字线电压可以为0v。

其中，所述第一位线电压和第二位线电压可以为任意适当的电压值，只要对所述分栅存储单元10中的第一存储位fg0的擦除操作造成干扰即可。为了施压的便捷性，优选地，所述第一位线电压和第二位线电压等于所述第一阱电压，例如10v。

进一步地，所述eeprom200的擦除方法还可以包括：对与所述分栅存储单元10处于同一行的分栅存储单元10所在的所有第一阱结构施加第二阱电压，以阻止与所述分栅存储单元10处于同一行的分栅存储单元中的第一存储位fg0上存储的电子被擦除。由于与所述分栅存储单元10处于同一行的分栅存储单元10上配置的擦除电压、第一控制电压和字线电压一致，因此，需要通过所述第二阱电压的配置，使得所述第二阱电压与所述擦除电压之间的压差不会造成与所述分栅存储单元10处于同一行的分栅存储单元10的第一存储位fg0存储的电子被擦除。

作为一个非限制性的例子，所述第二阱电压的范围可以为-2v至2v。优选地，所述第二阱电压可以为0v，但不限于此。

优选地，与所述分栅存储单元10处于同一行的分栅存储单元10的第一位线和第二位线上施加-2v至2v的电压，例如0v。

进一步地，所述eeprom200的擦除方法还可以包括：对与所述分栅存储单元10处于同一列的分栅存储单元10所连接的第一控制栅线施加第二控制电压，以阻止与所述分栅存储单元10处于同一列的分栅存储单元10中的第一存储位fg0上存储的电子被擦除，其中，所述第二控制电压与所述第一控制电压相等或不等。由于与所述分栅存储单元10处于同一列的分栅存储单元10上配置的第一阱电压、第一位线电压和第二位线电压一致，因此，需要通过所述第二控制电压的配置，使得所述第一阱电压与第二控制电压之间的压差不会造成与所述分栅存储单元10处于同一列的分栅存储单元10的第一存储位fg0存储的电子被擦除。

作为一个非限制性的例子，所述第二控制电压的范围可以为0v至4v。优选地，所述第二控制电压可以为2v，但不限于此。

优选地，与所述分栅存储单元10处于同一列的分栅存储单元10的字线施加-2v至2v的电压，例如0v，第二控制栅线施加0v至4v的电压，例如2v。

在具体实施中，可对所述第一和第二位线、字线、第一和第二控制栅线按照表1所示数值(单位为v)施加电压，对所述第一存储位fg0进行擦除。

表1

其中，表1中分别示出了被选中的分栅存储单元10、与所述分栅存储单元10处于同一行的分栅存储单元10以及与所述分栅存储单元10处于同一列的分栅存储单元10共三种分栅存储单元10，并用bl1、bl2、wl、cg_l和cg_r分别代表三种分栅存储单元10连接的第一位线、第二位线、字线、第一控制栅线和第二控制栅线，用pw代表对三种分栅存储单元10所在的第一阱结构施加的第一阱电压。

本发明实施例还公开了一种图4和图5所示出的eeprom200的编程方法。一并参见图1和图4，所述eeprom200的编程方法可以包括不限定执行顺序的以下步骤(以图4中第一行第一列的分栅存储单元10为例进行说明)：

通过对所述第一位线bl1、第二位线bl2、字线wl1、第一控制栅线cg1_l、第二控制栅线cg1_r以及第一阱结构(图未示)的电压配置，选中所述第一存储位fg0，以使得所述第一存储位fg0处于待编程状态并阻止所述第二存储位fg1处于待编程状态，其中，所述分栅存储单元10的沟道内流有沟道电流，所述沟道电流的方向从所述第一存储位fg0流向所述第二存储位fg1；

对所述第一存储位fg0进行编程。

在具体实施中，可以通过对所述第一存储位fg0上连接的第一控制栅线cg1_l施加较高的正电压，并且通过向所述第一位线bl1和第二位线bl2施加电压，使得所述分栅存储单元10的源极和漏极之间产生所述沟道电流，增加在源极和漏极之间传导的电子能量，当热电子被注入到被编程的第一存储位fg0时，完成编程操作。

作为一个非限制性的例子，可以通过对所述第一位线bl1围为3v至7v的电压，例如5v，对所述第二位线bl2围为0.1v至0.5v的电压，例如0.3v，对所述字线wl1围为1v至2v的电压，例如1.5v，对所述第一控制栅线cg1_l施加范围为7v至10v的电压，例如8v，对所述第二控制栅线cg1_r施加范围为3v至7v的电压，例如5v，对所述第一阱结构施加范围为-2v至2v的电压，例如0v，选中所述第一存储位fg0，并使得所述分栅存储单元10道内流有所述沟道电流。

在具体实施中，上述0.1v至0.5v可以由适当的电压源或根据电流源经由阻抗电路产生，但不限于此。

本发明实施例还公开了一种图4和图5所示出的eeprom200的读方法。一并参见图1和图4，所述eeprom200的读方法可以包括不限定执行顺序的以下步骤(以图4中第一行第一列的分栅存储单元10为例进行说明)：

通过对所述第一位线bl1、第二位线bl2、字线wl1、第一控制栅线cg1_l、第二控制栅线cg1_r以及第一阱结构(图未示)的电压配置，选中所述第一存储位fg0，以使得所述第一存储位fg0处于待读取状态并阻止所述第二存储位fg1处于待读取状态，其中，所述分栅存储单元10的沟道内流有沟道电流，所述沟道电流的方向从所述第二存储位fg1流向所述第一存储位fg0；

对所述第一存储位fg0中存储的数据信息进行读取。

在具体实施中，可以向所述字线wl1施加一定的电压，同时通过向所述第一位线bl1和第二位线bl2施加电压，使得所述分栅存储单元10的源极和漏极之间由于大量电子的移动而产生电流，也即所述沟道电流。可以由灵敏放大器(sensitiveamplifier，简称sa)(图未示)读取所述第一位线bl1上的电流的大小来判断所述第一存储位fg0中存储电子的多少，从而实现对所述分栅存储单元10所存储数据信息的读取，电流大则数据信息为1，电流小则数据信息为0。其中，sa的第一输入端可以接入参考电压，第二输入端连接经由纵向译码器(图未示)连接所述第一位线bl1。在读操作前，在所述纵向译码器的选择作用下，采用电压源(图未示)对所述第一位线bl1预充电，使其与所述参考电压相等；在读操作时，所述sa输出一读取电流，若所述第一存储位fg0中的沟道电流大于所述读取电流，则所述sa的第二输入端的电压将会下降，若所述沟道电流为0，小于所述读取电流，则所述sa的第二输入端的电压将会上升，所述sa根据其输出的逻辑电平判断所述读取电流的大小，从而判定所述第一存储位fg0存储的数据为1或者0。

作为一个非限制性的例子，可以通过对所述第一位线bl1施加范围为0v的电压，对所述第二位线bl2施加范围为0.5v至1v的电压，例如0.8v，对所述字线wl1施加范围为4v至5v的电压，对所述第一控制栅线cg_l施加范围为0v的电压，对所述第二控制栅线cg_r施加范围为4v至5v的电压，对所述第一阱结构施加范围为-2v至2v的电压，例如0v，选中所述第一存储位fg0，并使得所述分栅存储单元10的沟道内流有所述沟道电流。

需要说明的是，由于所述第一存储位fg0与第二存储位fg1互为镜像，因此，针对所述第二存储位fg1的擦除、编程和读方法可参见对所述第一存储位fg0的相关描述，此处不予赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。