编程抑制程序方法、存储器装置及控制器与流程

本发明涉及一种操作方法、存储器装置及控制器，且特别涉及一种可缓解存储单元干扰的编程抑制程序方法、存储器装置及控制器。

背景技术：

随着存储器技术的发展，各式存储器不断推陈出新。存储器的存储单元可以被编程或擦除，以记录“0”或“1”数据。举例来说，nand型存储器中均以fowler-nordheimtunneling(简称fn-tunneling)来进行编程程序。当某些存储单元通过热电子进行编程时，其他存储单元通过编程抑制程序(programinhibitoperation)针对fn-tunneling来避免被编程。例如是利用提高通道位能(channelpotential)来降低字线的编程电压(vprogramwl)和通道(channel)之间的压差。然而，当其他存储单元在执行编程抑制程序(programinhibitoperation)时，某些编程态样(programmingpattern)会造成容易产生热电子(hot-electrons)的环境，进而在执行编程抑制程序(programinhibitoperation)时产生热电子干扰(hot-electronsmodedisturbance)。

技术实现要素：

本发明有关于一种可缓解存储单元干扰的编程抑制程序方法、存储器装置及控制器，其通过在编程抑制程序之前施加一电源脉冲，使得电位下降现象(down-couplingphenomenon)能够被消除。由于电位下降现象已被消除，故在编程抑制程序期间，通道电位曲线能够维持稳定，而不会在存储单元诱发任何的热电子干扰。

根据本发明的第一方面，提出一种编程抑制程序(programinhibitoperation)方法。编程抑制程序方法包括以下步骤。对一存储单元阵列(cellarray)的一存储单元串行(cellstring)执行一校验程序(verifyoperation)。对该存储单元串行施加一电源脉冲(powerpulse)。对该存储单元串行执行该编程抑制程序。施加该电源脉冲之步骤于该编程抑制程序的步骤之前执行。

根据本发明的第二方面，提出一种存储器装置。存储器装置包括一存储单元阵列(cellarray)、一字线译码器(wordlinedecoder)、一位线译码器(bitlinedecoder)及一控制器。该字线译码器连接于该存储单元阵列的多条字线。该位线译码器连接于该存储单元阵列的多条位线。该控制器连接于该字线译码器及该位线译码器，以对该存储单元阵列的一存储单元串行(cellstring)执行一校验程序(verifyoperation)、施加一电源脉冲(powerpulse)、及执行该编程抑制程序(programinhibitoperation)。该控制器于该编程抑制程序前施加该电源脉冲。

根据本发明的第三方面，提出一种控制器。该控制器连接于一字线译码器(wordlinedecoder)及一位线译码器(bitlinedecoder)。该字线译码器连接于一存储单元阵列的多条字线。该位线译码器连接于该存储单元阵列的多条位线，该控制器用以对该存储单元阵列的一存储单元串行(cellstring)执行一校验程序(verifyoperation)、对该存储单元串行施加一电源脉冲(powerpulse)、以及对该存储单元串行执行一编程抑制程序(programinhibitoperation)。该控制器于该编程抑制程序前施加该电源脉冲。

为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示一存储器装置。

图2绘示存储单元阵列的一存储单元串行(cellstring)。

图3绘示编程抑制程序方法的流程图。

图4绘示字线电压、导通电压、电源电压、串行选择线电压及位线电压的变化。

图5a～5d绘示存储单元串行的通道电位(channelpotential)曲线。

图6绘示存储单元的陷获电荷图(e-trappedchargepattern)。

图7绘示可缓解存储单元干扰的编程抑制程序方法的流程图。

图8绘示字线电压、导通电压、电源电压、串行选择线电压及位线电压的变化。

图9绘示存储单元串行于两个时间点的两条通道电位曲线。

图10绘示存储单元串行于两个时间点的两条通道电位曲线的比较。

图11绘示两个陷获电荷图的比较。

【符号说明】

100：存储器装置

110：存储单元阵列

111：存储单元串行

120：字线译码器

130：位线译码器

140：控制器

bl：位线

ce、ce’：陷获电荷图

cl0、cln-1、cln、cln+1、cl31：存储单元

ct1、ct1’、ct1’a、ct2、ct3、ct3’、ct4、ct5、ct6：通道电位曲线

dc：电位下降现象

wl、wln-2、wln-1、wln、wln+1、wln+2、wl31：字线

pd：通道电位差

pw、pw’：电源电压

pp：电源脉冲

s110、s110’、s120’、s130、s130’、s140、s140’：步骤

t0、t0’、t1、t1’、t1’a、t2、t2’、t3、t3’、t4、t4’、t5、t5’、t6、t6’：时间点

vbl、vbl’：位线电压

vpass、vpass’：导通电压

vssl、vssl’：串行选择线电压

vwln、vwln’：字线电压

具体实施方式

请参照图1，其绘示一存储器装置100。存储器装置100包括一存储单元阵列(cellarray)110、一字线译码器(wordlinedecoder)120、一位线译码器(bitlinedecoder)130及一控制器140。存储单元阵列110例如是一三维与非门存储器(3dnandmemory)、一浮动栅极存储器(floatinggatememory)、一氮化物电荷储存存储器(nitride-trappingmemory)、一环绕式栅极存储器(gate-all-aroundmemory，gaamemory)、或一垂直通道存储器(verticalchannelmemory)。字线译码器120连接于存储单元阵列110的多条字线wl。位线译码器130连接于存储单元阵列110的多条位线bl。

请参照图2，其绘示存储单元阵列110的一存储单元串行(cellstring)111。存储单元串行111连接于字线wln-2、wln-1、wln、wln+i、wln+2。当字线wln被施加一编程电压，存储单元串行111中不需要被编程的存储单元需要被执行一编程抑制程序(programinhibitoperation)。

请参照图3～5d。图3绘示编程抑制程序方法的流程图。图4绘示字线电压vwln、导通电压vpass、电源电压pw、串行选择线电压vssl及位线电压vbl的变化。图5a～5d绘示存储单元串行111的通道电位(channelpotential)曲线ct1～ct6。在步骤s110中，于时间点t0至时间点t1，控制器140对存储单元串行111执行一校验程序(verifyoperation)。在校验程序中，字线电压vwln增加至7v，导通电压vpass增加至7v，电源电压pw维持于0v，串行选择线电压vssl增加至7v，位线电压vbl增加至0.6v。请参照图5a，其绘示存储单元串行111于时间点t1的通道电位曲线ct1。当校验程序刚完成时，连接于字线wln的存储单元cln被关闭，且产生电位下降现象(down-couplingphenomenon)dc，其通道电位降至-4v。在存储单元cln与存储单元cln+1(连接于字线wln+1)之间，形成了通道电位差(channelpotentialdifference)pd。

接着，在步骤s130中，控制器140对存储单元串行111执行一预编程程序(pre-programoperation)。在预编程程序中字线电压vwln维持在0v，导通电压vpass维持在0v，电源电压pw维持在0v，串行选择线电压vssl增加至4v，且位线电压vbl增加至4v。请参照图5b，其绘示存储单元串行111于时间点t2的通道电位曲线ct2。在串行选择线电压vssl及位线电压vbl充电期间，存储单元cln+1～cl31(连接于字线wln+1～wl31)被预编程。另一方面，由于存储单元cln-1(连接于字线wln-1)隔绝了存储单元串行111，而使得存储单元cl0～cln-1维持不变。

在步骤s140中，控制器140对存储单元串行111执行编程抑制程序(programinhibitoperation)。在编程抑制程序开始时(即时间点t3)，字线电压vwln增加至8v，导通电压vpass增加至8v，电源电压pw维持于0v，串行选择线电压vssl维持于0v，且位线电压vbl维持于0v。请参照图5c，其绘示存储单元串行111于时间点t3的通道电位曲线ct3。当导通电压vpass施加于全部存储单元，电子被注入于前半部存储单元中，并提升了通道电位。此时，导通电压vpass提升了存储单元cln的通道电位。

在编程抑制程序中(从时间点t3至时间点t6)，字线电压vwln从8v增加至24v，导通电压vpass维持于8v，电源电压pw维持于0v，串行选择线电压vssl维持于0v，且位线电压vbl维持于0v。请参照图5d，其绘示存储单元串行111于时间点t3～t6的各个通道电位曲线ct3～ct6。随着字线电压vwln的增加，通道电位差(potentialdifference)pd也随之降低。在电子势垒消除时，瞬态电流从存储单元cln流入至存储单元cln+1。如此一来，对存储单元cln+1产生热电子干扰。

请参照图6，其绘示存储单元cln+1(被注入瞬态电流)的陷获电荷图(e-trappedchargepattern)ce。在此图中，针对存储单元cln+1进行热电子讯号的侦测。如陷获电荷图ce所示，氮化合物所累积的陷获电荷会随着时间增加。因此，存储单元cln+1于编程抑制程序中的确受到了干扰。

请参照图7～9。图7绘示可缓解存储单元干扰的编程抑制程序方法的流程图。图8绘示字线电压vwln’、导通电压vpass、电源电压pw’、串行选择线电压vssl’及位线电压vbl’，图9绘示存储单元串行111于时间点t1’、t1’a的通道电位曲线ct1’、ct1’a。

在步骤s110’中，于时间点t0’至时间点t1’，控制器140对存储单元串行111执行一校验程序(verifyoperation)。在校验程序中，字线电压vwln’增加至7v，导通电压vpass增加至7v，电源电压pw’维持于0v，串行选择线电压vssl’增加至7v，位线电压vbl’增加至0.6v。请参照图9所示的存储单元串行111于时间点t1’的通道电位曲线ct1’。当校验程序刚完成时，存储单元cln被关闭，且由于电位下降现象(down-couplingphenomenon)dc，其通道电位降至-4v。在存储单元cln与存储单元cln+1之间，形成了通道电位差(channelpotentialdifference)pd。

接着，在步骤s120’中，控制器140对存储单元串行111施加一电源脉冲(powerpulse)pp(绘示于图8)。在此步骤中，字线电压vwln’维持于0v，导通电压vpass’维持于0v，电源电压pw’增加至0.5v至1v，串行选择线电压vssl’维持于0v。在一实施例中，电源脉冲pp被施加5～15微秒(microseconds)且电源脉冲pp是对存储单元串行111的全部的存储单元进行施加。请参照图9所示的存储单元串行111于时间点t1’a的通道电位曲线ct1’a。在电源脉冲pp被施加后，电位下降现象(down-couplingphenomenon)dc能够被消除，且存储单元cln与存储单元cln+1之间的通道电位差pd也能够被消除。

接着，在步骤s130’中，控制器140对存储单元串行111执行一预编程程序(pre-programoperation)。在预编程程序中，字线电压vwln’维持在0v，导通电压vpass’维持在0v，电源电压pw’维持在0v，串行选择线电压vssl’增加至4v，且位线电压vbl’增加至4v。

在步骤s140’中，控制器140对存储单元串行111执行编程抑制程序(programinhibitoperation)。在编程抑制程序开始时(即时间点t3)，字线电压vwln增加至8v，导通电压vpass’增加至8v，电源电压pw’维持于0v，串行选择线电压vssl’维持于0v，且位线电压vbl’维持于0v。

请参照图10，其绘示存储单元串行111于时间点t3’的通道电位曲线ct3’与存储单元串行111于时间点t3的通道电位曲线ct3的比较。如图10所示，原本存在于存储单元cln与存储单元cln+1之间很大的通道电位差pd已经于时间点t3’消失了。

在编程抑制程序中(从时间点t3’至时间点t6’)，字线电压vwln’从8v增加至24v，导通电压vpass’维持于8v，电源电压pw’维持于0v，串行选择线电压vssl’维持于0v，且位线电压vbl’维持于0v。由于电位下降现象已经被消除，故在编程抑制程序期间，通道电位曲线ct3’能够在时间点t3’至时间点t6’之间维持稳定，而不会在存储单元cln+1诱发任何的热电子干扰。

请参照图11，其绘示陷获电荷图ce(图6)与陷获电荷图ce’(未被注入瞬态电流)的比较。如陷获电荷图ce’所示，氮化合物所累积的陷获电荷一直维持于低位准。因此，存储单元cln+1于编程抑制程序中并未受到干扰。

根据上述实施例，外加的电源脉冲pp可以消除字线wln启动时所产生的热电子干扰。在此实施例中，电源脉冲pp的施加执行于校验程序及编程抑制程序之间，以消除电位下降现象(down-couplingphenomenon)dc，且减缓热电子干扰的风险。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。