半导体存储器器件中的位线感测放大器的布局结构的制作方法

本申请要求于2017年12月18日在韩国知识产权局递交的韩国专利申请no.10-2017-0174167的优先权，其全部公开内容通过引用合并于此。

本发明构思的示例性实施例涉及一种半导体存储器器件，更具体地，涉及用于在感测和放大操作期间降低噪声并增加感测裕度的位线感测放大器的布局结构。

背景技术：

作为一种半导体存储器器件，动态随机存取存储器(dram)通过存储器单元的单元电容器中存储的电荷记录数据来操作。每个存储器单元连接到位线和互补位线。在dram中，当执行读操作或刷新操作时，位线感测放大器放大位线和互补位线之间的电压差。由于制造工艺技术的限制，在感测和放大操作期间在设计的位线感测放大器的布局结构中可能产生噪声，因此，不能确保更宽的感测裕度，导致半导体存储器器件的性能降低。

技术实现要素：

根据本发明构思的示例性实施例，半导体存储器器件中的位线感测放大器的布局结构：包括第一位线感测放大器，其连接到第一位线和第一互补位线，并且是经由第一控制线和第二控制线来控制的。第一控制线连接到第一位线感测放大器的第一节点，第二控制线连接到第一位线感测放大器的第二节点，第一位线感测放大器包括至少一对晶体管，该至少一对晶体管共享与第一节点相对应的第一有源区域和与第二节点相对应的第二有源区域中的任何一个有源区域。

根据本发明构思的示例性实施例，半导体存储器器件中的位线感测放大器的布局结构包括：位线感测放大器，其连接到位线和互补位线，并且是经由第一控制线和第二控制线来控制的。位线感测放大器包括第一晶体管和第二晶体管，第一晶体管和所述第二晶体管被配置为共享与连接到第一控制线的第一节点相对应的第一有源区域。

根据本发明构思的示例性实施例，提供了一种位线感测放大器的布局结构，所述位线感测放大器被配置为针对连接到多条字线和多条位线之间的存储器单元的存储器操作执行感测操作和放大操作，所述位线感测放大器包括：第一位线感测放大器，连接到第一位线和第一互补位线，经由第一控制线和第二控制线来控制，并包括第一晶体管、第二晶体管、以及与连接到第一控制线的第一节点相对应的第一有源区域。经由栅极连接到第一互补位线的第一晶体管与经由栅极连接到第一位线的第二晶体管共享第一有源区域，并且第二晶体管沿多条字线的方向与第一晶体管相邻地布置。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将被更清楚地理解。

图1是示出了根据本发明构思的示例性实施例的半导体存储器器件的框图。

图2是用于说明传统位线感测放大器的位线电压感测操作的图。

图3是示出了图1中的位线感测放大器的框图，并且图4是示出了根据本发明构思的示例性实施例的图3中的第一位线感测放大器的电路图。

图5a是示出了位线感测放大器的布局结构的图，并且图5b是示出了根据本发明构思的示例性实施例的根据图5a的位线感测放大器的布局结构的第一位线感测放大器和第二位线感测放大器的电路图。

图6是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

图7是用于说明根据本发明构思的示例性实施例的图6中的第一位线感测放大器区域的布局结构的图。

图8a是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图，图8b是用于说明根据本发明构思的示例性实施例的图8a中的第一位线感测放大器区域的布局结构的图。

图8c是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

图9是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

图10a至图10d和图11是用于说明根据本发明构思的示例性实施例的图3中的位线感测放大器的操作的图。

图12a和图12b是示出了应用了根据本发明构思的示例性实施例的位线感测放大器的布局结构的位线感测放大器的图。

图13是示出了根据本发明构思的示例性实施例的存储器系统的框图。

图14是示出了根据本发明构思的示例性实施例的具有包括多个层在内的堆叠结构的半导体封装的框图。

图15是示出了根据本发明构思的示例性实施例的包括堆叠半导体芯片的半导体封装的图。

具体实施方式

本发明构思的示例性实施例提供了一种位线感测放大器的布局结构，其通过布置位线感测放大器的晶体管来增加感测裕度，以消除在位线感测放大器的读出和放大操作期间产生的噪声的原因。

在下文中，将参考附图详细描述本发明构思的示例性实施例。贯穿本申请的相同附图标记可以表示相同元素。

图1是示出了根据本发明构思的示例性实施例的半导体存储器器件的框图。

参考图1，半导体存储器器件100可以是包括半导体元件的储存器件。例如，半导体存储器器件100可以是动态随机存取存储器(ram)(dram)(例如，同步dram(sdram)、双倍数据速率(ddr)sdram(ddrsdram)、低功率双倍数据速率sdram(plddrsdram)、图形ddr(gddr)、同步dram(sdram)、ddr3sdram、或ddr4sdram)、或电阻存储器(例如，相变ram(pcram)、磁ram(mram)、或电阻ram(rram))。

半导体存储器器件100可以响应于命令cmd、地址addr和从外部设备(例如，存储器控制器)接收的控制信号经由数据线dq输出数据。半导体存储器器件100可以包括存储器单元阵列110、地址缓冲器120、行解码器130、列解码器140、命令解码器112、控制逻辑114、位线感测放大器模块(s/a)150、和数据输入/输出电路160。

存储器单元阵列110可以包括以按照行和列布置的矩阵形式设置的多个存储器单元。存储器单元阵列110可以包括连接到存储器单元的多条字线和多条位线bl。多条字线可以连接到存储器单元的行，并且多条位线bl可以连接到存储器单元的列。

命令解码器112可以对从外部设备(例如，存储器控制器)接收的写使能信号/we、行地址选通信号/ras、列地址选通信号/cas、芯片选择信号/cs等进行解码，以便通过控制逻辑114产生与命令cmd相对应的控制信号。命令cmd可以包括激活命令、读命令、写命令、预充电命令等。

地址缓冲器120可以从外部设备(例如，存储器控制器)接收地址addr。地址addr可以包括用于寻址存储器单元阵列110的行的行地址ra和用于寻址存储器单元阵列110的列的列地址ca。地址缓冲器120可以向行解码器130发送行地址ra，并且向列解码器140发送列地址ca。

行解码器130可以选择连接到存储器单元阵列110的多条字线中的任何一条字线。行解码器130可以对从地址缓冲器120接收的行地址ra进行解码，选择与行地址ra相对应的任何一条字线，并且激活所选择的字线。

列解码器140可以选择存储器单元阵列110的多条位线bl中的特定位线bl。列解码器140可以对从地址缓冲器120接收的列地址ca进行解码，并且选择与列地址ca相对应的特定位线bl。

位线感测放大器模块150可以包括分别与存储器单元阵列110的位线bl连接的多个位线感测放大器。位线感测放大器可以感测与其连接的位线bl的电压变化，放大电压变化，并且输出放大后的电压变化。数据输入/输出电路160可以经由数据线dq向外部输出基于由位线感测放大器模块150感测和放大的电压而产生的数据。

每个位线感测放大器可以连接到一条位线bl和一条互补位线，并且经由第一控制线和第二控制线来控制感测和放大操作。例如，第一控制线可以连接到半导体存储器器件100的内部电源，以选择性地向位线感测放大器的特定节点供应内部电源，并且第二控制线可以连接到半导体存储器器件100的接地端子，以将位线感测放大器的特定节点接地。第一控制线可以连接到位线感测放大器的第一节点，并且第二控制线可以连接到位线感测放大器的第二节点。

根据本发明构思的示例性实施例的位线感测放大器的布局结构可以使得位线感测放大器如上所述地布置，并且还包括至少一对晶体管，该至少一对晶体管共享与第一节点相对应的第一有源区域和与第二节点相对应的第二有源区域中的任何一个。下面将描述位线感测放大器的布局结构的各种示例性实施例和详细内容。

图2是用于说明传统位线感测放大器模块的位线电压感测操作的图。

参考图1和图2，存储器单元阵列110中包括的存储器单元mc可以包括单元晶体管21和单元电容器22。半导体存储器器件100可以基于存储器单元mc中包括的单元电容器22的电荷量来执行读操作或刷新操作。此时，可以将连接到存储器单元mc的位线bl预充电到预充电电压vpre。此后，随着字线wl被激活，可以在充电到预充电电压vpre的位线bl的电荷与存储器单元mc的单元电容器22的电荷之间发生电荷共享操作。在电荷共享操作期间，位线bl的电压可以从预充电电压vpre减小或增加电压变化量δv。

连接到位线bl的位线感测放大器模块150或位线感测放大器可以检测电压变化量δv，并且放大所检测到的电压变化量δv。此时，由于传统位线感测放大器的布局结构而在感测和放大操作期间产生的噪声，可能会减小位线感测放大器模块150的总有效感测裕度。当电压变化量δv小于特定水平时，位线感测放大器模块150可能无法检测到位线bl的电压变化量δv。换句话说，由于应用于位线感测放大器模块150的传统位线感测放大器的布局结构，可能会减小有效感测裕度，并且因此，包括位线感测放大器模块150在内的半导体存储器器件100的性能可能会劣化。

图3是示出了图1中的位线感测放大器模块的框图，并且图4是示出了根据本发明构思的示例性实施例的图3中的第一位线感测放大器的电路图。

参考图3，位线感测放大器模块150可以连接在第一存储器单元阵列块(mcab1)110a和第二存储器单元阵列块(mcab2)110b之间。位线感测放大器模块150可以包括分别连接到第一位线bl_1至第n位线以及分别连接到第一互补位线blb_1至第n互补位线blb_n的第一位线感测放大器150_1至第n位线感测放大器150_n(其中，n是2或更大的整数)。例如，第一位线感测放大器150_1可以连接到第一位线bl_1和第一互补位线blb_1，并且执行感测和放大第一位线bl_1的电压的操作。

第一位线感测放大器150_1至第n位线感测放大器150_n可以连接到第一控制线la和第二控制线lab，并且经由第一控制线la和第二控制线lab控制感测和放大操作。在下文中，将描述第一位线感测放大器150_1的电路配置。

参考图4，第一位线感测放大器150_1可以包括多个晶体管p1_a、p1_b、n1_a和n1_b。在本发明构思的示例性实施例中，晶体管p1_a和p1_b可以是p沟道晶体管，并且晶体管n1_a和n1_b可以是n沟道晶体管。晶体管p1_a和晶体管p1_b可以被称为一对p沟道晶体管，晶体管n1_a和n1_b可以被称为一对n沟道晶体管。晶体管p1_a和p1_b的源极可以经由第一节点nd1_a连接到第一控制线la。晶体管n1_a和n1_b的源极可以经由第二节点nd1_b连接到第二控制线lab。第一节点nd1_a和第二节点nd1_b可以分别被称为第一位线感测放大器150_1的第一源极节点和第二源极节点。此外，晶体管p1_a和n1_a的漏极可以经由第一漏极节点nd1_c连接到第一位线bl_1。晶体管p1_b和n1_b的漏极可以经由第二漏极节点nd1_d连接到第一互补位线blb_1。

第一位线感测放大器150_1可以感测第一位线bl_1的电压变化量δv，并且放大所感测的电压变化量。当执行感测和放大操作时，可以经由第一控制线la向第一节点nd1_a供电以对第一位线感测放大器150_1供应半导体存储器器件100的内部电源电压，并且第二节点nd1_b可以经由第二控制线lab连接到接地端子。图4中所示的第一位线感测放大器150_1的电路配置可以应用于图3所示的第二位线感测放大器150_2至第n位线感测放大器150_n。位线感测放大器可以被称为内部节点共享位线感测放大器。

图4的第一位线感测放大器150_1可以包括一对p沟道晶体管和一对n沟道晶体管，并且可以用在晶体管之间交叉耦合的电路配置来实现，但是本发明构思不限于此。例如，第一位线感测放大器150_1可以用各种电路配置来实现，并且本发明构思可以应用于各种电路配置。

在图4中，示出了第一位线感测放大器150_1的等效电路图，并且根据位线感测放大器的布局结构，第一位线感测放大器150_1的实际电路配置可以与图4的布局结构不同。在下文中，将描述第一位线感测放大器150_1的布局结构和实际电路配置。

图5a是示出了位线感测放大器的布局结构的图，并且图5b是示出了根据本发明构思的示例性实施例的根据图5a的位线感测放大器的布局结构的第一位线感测放大器和第二位线感测放大器的电路图。

参考图5a，位线感测放大器的布局结构lo_a可以包括第一位线感测放大器区域r_sa1和第二位线感测放大器区域r_sa2。第一位线感测放大器区域r_sa1可以是布置有第一位线感测放大器150_1的区域，第二位线感测放大器区域r_sa2可以是布置有第二位线感测放大器150_2的区域。第一位线感测放大器区域r_sa1可以包括布置有晶体管n1_a的区域r1_a、布置有晶体管n1_b的区域r1_b、布置有晶体管p1_a的区域r1_c、以及布置有晶体管p1_b的区域r1_d。第二位线感测放大器区域r_sa2可以包括布置有晶体管n2_a的区域r2_a、布置有晶体管n2_b的区域r2_b、布置有晶体管p2_a的区域r2_c、以及布置有晶体管p2_b的区域r2_d。

晶体管n1_a、p1_a、p1_b和n1_b可以与第一位线bl_1或第一互补位线blb_1水平地布置在第一位线感测放大器区域r_sa1中。此外，晶体管n2_a、p2_a、p2_b和n2_b可以与第二位线bl_2或第二互补位线blb_2水平地布置在第二位线感测放大器区域r_sa2中。

在图4中，示出了等效电路图，其中晶体管p1_a和p1_b的源极经由第一节点nd1_a连接到第一控制线la，并且晶体管n1_a和n1_b的源极经由第二节点nd1_b连接到第二控制线lab。然而，由于位线感测放大器的布局结构lo_a的限制，可能难以经由第一控制线la连接晶体管p1_a和p1_b的源极，并且经由第二控制线lab连接晶体管n1_a和n1_b的源极。

因此，在位线感测放大器的布局结构lo_a中，在形成用作第一控制线la的控制线la_a和控制线la_b之后，控制线la_a可以连接到晶体管p1_a和p2_a的源极，并且控制线la_b可以连接到晶体管p1_b和p2_b的源极。此外，在位线感测放大器的布局结构lo_a中，在形成用作第二控制线lab的控制线lab_a和控制线lab_b之后，控制线lab_a可以连接到晶体管n1_a和n2_a的源极，并且控制线lab_b可以连接到晶体管n1_b和n2_b的源极。

参考图5b，第一位线感测放大器150_1可以包括晶体管p1_a、p1_b、n1_a和n1_b。晶体管p1_a的源极可以经由节点nd1_a1(或节点nd2_a1)连接到控制线la_a，并且晶体管p1_b的源极可以经由节点nd1_a2(或节点nd2_a2)连接到控制线la_b。晶体管n1_a的源极可以经由节点nd1_b1(或节点nd2_b1)连接到控制线lab_a，并且晶体管n1_b的源极可以经由节点nd1_b2(或节点nd2_b2)连接到控制线lab_b。

此外，第二位线感测放大器150_2可以包括晶体管p2_a、p2_b、n2_a和n2_b。晶体管p2_a的源极可以经由节点nd2_a1(或节点nd1_a1)连接到控制线la_a，并且晶体管p2_b的源极可以经由节点nd2_a2(或节点nd1_a2)连接到控制线la_b。晶体管n2_a的源极可以经由节点nd2_a1(或节点nd1_a1)连接到控制线lab_a，并且晶体管n2_b的源极可以经由节点nd2_b2(或节点nd1_b2)连接到控制线lab_b。

换句话说，在实际电路配置中，晶体管p1_a和p1_b的源极以及晶体管p2_a和p2_b的源极可以分别连接到不同的控制线la_a和la_b，并且晶体管n1_a和n1_b的源极和晶体管n2_a和n2_b的源极可以分别连接到不同的控制线lab_a和lab_b。

再次参考图5a，分别连接到第一位线感测放大器区域r_sa1中的晶体管n1_a、n1_b、p1_a和p1_b和第二位线感测放大器区域r_sa2中的晶体管n2_a、n2_b、p2_a和p2_b的控制线lab_a、lab_b、la_a和la_b之间可以出现特定距离差。控制线la_a和控制线la_b可以连接到半导体存储器器件的内部电源，以执行与第一控制线la基本相同的功能。此时，由于控制线la_a和la_b之间的电阻r1或控制线la_a和la_b之间的特性差异，可能会在感测和放大操作期间经由控制线la_a和la_b产生噪声。此外，控制线lab_a和控制线lab_b可以连接到半导体存储器器件的接地端子，以便扮演与第二控制线lab基本相同的角色。此时，由于控制线lab_a和lab_b之间的电阻r2或控制线lab_a和lab_b之间的特性差异，可能会在感测和放大操作期间经由控制线lab_a和lab_b产生噪声。

如上所述，由于位线感测放大器的布局结构lo_a而可能会在感测和放大操作期间产生噪声，并且这样的噪声会引起减小感测裕度的问题。在下文中，将描述根据本发明构思的示例性实施例的用于减少这样的噪声并增加感测裕度的位线感测放大器的布局结构。

图6是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

参考图6，位线感测放大器的布局结构lo_b可以包括第一位线感测放大器区域r_sa1’和第二位线感测放大器区域r_sa2’。在下文中，假设第一位线bl_1和第二位线bl_2以及第一互补位线blb_1和第二互补位线blb_2是沿x方向形成的，字线wl是沿与x方向垂直的y方向形成的。第一位线感测放大器区域r_sa1可以包括布置有晶体管n1_a的区域r1_a′、布置有晶体管n1_b的区域r1_b′、布置有晶体管p1_a的区域r1_c′、以及布置有晶体管p1_b的区域r1_d′。第二位线感测放大器区域r_sa2’可以包括布置有晶体管n2_a的区域r2_a’、布置有晶体管n2_b的区域r2_b’、布置有晶体管p2_a的区域r2_c’、以及布置有晶体管p2_b的区域r2_d’。

根据本发明构思的示例性实施例的第一位线感测放大器区域r_sa1’的晶体管布置的示例可以是：晶体管n1_a沿字线方向(或y方向)与晶体管n1_b相邻地布置，晶体管p1_a沿字线方向(y)与晶体管p1_b相邻地布置。晶体管p1_a可以沿位线方向(x)与晶体管n1_a相邻地布置。因此，在位线感测放大器的布局结构lo_b中，晶体管p1_a和p1_b的源极可以连接到控制线la_a，并且晶体管n1_a和n1_b的源极可以连接到控制线lab_a。

根据本发明构思的示例性实施例的第二位线感测放大器区域r_sa2’的晶体管布置的示例可以是：晶体管n2_a沿字线方向(y)与晶体管n2_b相邻地布置，晶体管p2_a沿字线方向(y)与晶体管p2_b相邻地布置。晶体管n2_a可以沿位线方向(x)与晶体管p2_a相邻地布置。因此，在位线感测放大器的布局结构lo_b中，晶体管p2_a和p2_b的源极可以连接到控制线la_b，并且晶体管n2_a和n2_b的源极可以连接到控制线lab_b。

在本发明构思的示例性实施例中，位线感测放大器的布局结构lo_b中的第二位线感测放大器区域r_sa2’可以沿位线方向(x)与第一位线感测放大器区域r_sa1’相邻。换句话说，第二位线感测放大器可以沿位线方向(x)与第一位线感测放大器相邻地布置。

根据本发明构思的示例性实施例的位线感测放大器的布局结构lo_b可以减小由控制线la_a、la_b、lab_a和lab_b产生的噪声，从而增加位线感测放大器的感测裕度。

图7是用于说明根据本发明构思的示例性实施例的图6中的第一位线感测放大器区域的布局结构的图。

参考图7，晶体管n1_a、n1_b、p1_a和p1_b可以布置在第一位线感测放大器区域r_sa1’中。晶体管n1_a可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极(或称为栅极线或控制端子)nia_g、以及其中有源区域ar被栅极n1a_g划分的导电型区域n1a-dr和n1_csr。例如，晶体管n1_a、n1_b、p1_a和p1_b的栅极可以形成为栅极多晶硅(gatepoly(gp))。晶体管n1_a可以包括沿与位线方向(x)垂直的y方向形成的沟道。导电型区域可以指代形成有晶体管的源极或漏极的区域。例如，晶体管n1_a的漏极可以形成在导电型区域n1a_dr中。与晶体管n1_a共享导电型区域n1_csr的晶体管n1_b可以沿字线方向(y)与晶体管n1_a相邻地布置。晶体管n1_b可以具有与晶体管n1_a类似的结构。换句话说，晶体管n1_b可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极n1b_g、以及其中有源区域ar被栅极n1b_g划分的导电型区域n1b_dr和n1_csr。

如上所述，晶体管n1_a和n1_b可以共享有源区域ar的特定区域(比如，导电型区域n1_csr)，并且导电型区域n1_csr可以与图4中的第二节点nd1_b相对应。此外，由晶体管n1_a和n1_b共享的源极(或称为第一端子)可以形成在导电型区域n1_csr中。

第一互补位线blb_1可以经由直接触点dc连接到晶体管n1_a的栅极n1a_g，并且从第一互补位线blb_1形成的第一延长线ex_blb1a可以经由直接触点dc连接到在导电型区域n1b_dr中形成的晶体管n1_b的漏极(或被称为第二端子)。第一位线bl_1可以经由直接触点dc连接到晶体管n1_b的栅极n1b_g，并且从第一位线bl_1形成的第二延长线ex_bl1a可以经由直接触点dc连接到在导电型区域n1a_dr中形成的晶体管n1_a的漏极。由晶体管n1_a和晶体管n1_b共享的源极可以经由图4中的第二节点nd1_b连接到控制线lab_a。控制线lab_a可以是金属线，并且可以经由直接触点dc和金属触点mc连接到导电型区域n1_csr中的共享源极。

晶体管p1_a可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极p1a_g、以及其中有源区域ar被栅极p1a_g划分的导电型区域p1a_dr和p1_csr。晶体管p1_a可以包括沿与位线方向(x)垂直的y方向形成的沟道。例如，晶体管p1_a的漏极可以形成在导电型区域p1a_dr中。与晶体管p1_a共享导电型区域p1_csr的晶体管p1_b可以沿字线方向(y)与晶体管p1_a相邻地布置(可以有更多)。晶体管p1_b可以具有与晶体管p1_a类似的结构。换句话说，晶体管p1_b可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极p1b_g、以及其中有源区域ar被栅极p1b_g划分的导电型区域p1b_dr和p1_csr。如上所述，晶体管p1_a和p1_b可以共享有源区域ar的特定区域(比如，导电型区域p1_csr)，并且导电型区域p1_csr可以与图4中的第一节点nd1_a相对应。此外，晶体管p1_a和晶体管p1_b共享的源极可以形成在导电型区域p1_csr中。

第一互补位线blb_1可以经由直接触点dc连接到晶体管p1_a的栅极p1a_g，并且从第一互补位线blb_1形成的第三延长线ex_blb1b可以经由直接触点dc连接到在导电型区域p1b_dr中形成的晶体管p1_b的漏极。第一位线bl_1可以经由直接触点dc连接到晶体管p1_b的栅极p1b_g，并且从第一位线bl_1形成的第四延长线ex_bl1b可以经由直接触点dc连接到在导电型区域p1a_dr中形成的晶体管p1_a的漏极。由晶体管p1_a和晶体管p1_b共享的源极可以经由图4中的第一节点nd1_a连接到控制线la_a。控制线la_a可以是金属线，并且可以经由直接触点dc和金属触点mc连接到导电型区域p1_csr中的共享源极。

图7中所示的第一位线感测放大器区域r_sa1’的布局结构仅是示例，并且本发明构思不限于此。可以通过应用本发明构思实现各种布局结构，其中每对晶体管(例如，一对n沟道晶体管n1_a和n1_b以及一对p沟道晶体管p1_a和p1_b)分别共享特定导电型区域(例如，n1_csr和p1_csr)，并且在共享的特定导电型区域(例如，n1_csr和p1_csr)中形成的源极分别连接到控制线(例如，lab_a和la_a)。此外，第一延长线至第四延长线ex_blb1a、ex_bl1a、ex_blb1b和ex_bl1b被示出为包括图7中的特定弯曲，但是，本发明构思不限于此，并且可以以各种方式被形成以连接到晶体管的相应漏极。

图8a是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图，图8b是用于说明根据本发明构思的示例性实施例的图8a中的第一位线感测放大器区域的布局结构的图。图8c是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

在图8a中，与图6中所示的位线感测放大器的布局结构lo_b不同，可以实现位线感测放大器的布局结构lo_c，使得一对n沟道晶体管n1_a和n1_b以及一对n沟道晶体管n2_a和n2_b分别共享与第二节点nd1_b相对应的有源区域，由此构成这样的配置：多对晶体管中仅该一对n沟道晶体管n1_a和n1_b以及该一对n沟道晶体管n2_a和n2_b分别连接到控制线lab_a和lab_b。

参考图8a，位线感测放大器的布局结构lo_c可以包括第一位线感测放大器区域r_sa1”和第二位线感测放大器区域r_sa2”。第一位线感测放大器区域r_sa1”可以包括布置有晶体管n1_a的区域r1_a”、布置有晶体管n1_b的区域r1_b”、布置有晶体管p1_a的区域r1_c”、以及布置有晶体管p1_b的区域r1_d”。第二位线感测放大器区域r_sa2”可以包括布置有晶体管n2_a的区域r2_a”、布置有晶体管n2_b的区域r2_b”、布置有晶体管p2_a的区域r2_c”、以及布置有晶体管p2_b的区域r2_d”。

根据本发明构思的示例性实施例的第二位线感测放大器区域r_sa1”的晶体管布置的示例可以是：晶体管n1_a沿字线方向(y)与晶体管n1_b相邻地布置，晶体管p1_b沿位线方向(x)与晶体管p1_a相邻地布置。晶体管p1_a可以沿位线方向(x)与晶体管n1_a相邻地布置。因此，在位线感测放大器的布局结构lo_c中，晶体管n1_a和n1_b的源极可以连接到控制线lab_a，并且晶体管p1_a和p1_b的源极可以分别连接到彼此不同的控制线la_a和la_b。第二位线感测放大器区域r_sa2”的晶体管布置的示例可以类似于第一位线感测放大器区域r_sa1”的晶体管布置的示例，因此，将省略其详细描述。

在位线感测放大器的布局结构lo_c中，与参考图6所示的布局结构不同，晶体管p1_a和晶体管p2_a可以共享源极，并且晶体管p1_b和晶体管p2_b可以共享源极。晶体管p1_a和p2_a可以经由晶体管p1_a和p2_a的共享源极连接到控制线la_a，并且晶体管p1_b和p2_b可以经由晶体管p1_b和p2_b的共享源连接到控制线la_b。以下将参考图8b描述关于lo_c的细节。

参考图8b，晶体管n1_a、n1_b、p1_a和p1_b可以布置在第一位线感测放大器区域r_sa1”中，并且为了便于描述，将进一步示出布置在第二位线感测放大器区域r_sa2”中的晶体管p2_a和p2_b。晶体管n1_a和n1_b的布置与参考图6描述的晶体管n1_a和n1_b的布置基本相同，因此将省略其详细描述。

晶体管p1a可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极p1a_g、以及其中有源区域ar被栅极p1a_g划分的导电型区域p1a_dr和p_csra。晶体管p1_a可以包括沿与位线方向(x)垂直的y方向形成的沟道。例如，晶体管p1_a的漏极可以形成在导电型区域p1a_dr中。与晶体管p1_a共享导电型区域p1_csra的晶体管p2_a可以沿字线方向(y)与晶体管p1_a相邻地布置。晶体管p2_a可以具有与晶体管p1_a类似的结构。换句话说，晶体管p2_a可以包括具有特定尺寸的有源区域ar，该有源区域ar包括沿位线方向(x)形成的栅极p2a_g、以及其中有源区域ar被栅极p2a_g划分的导电型区域p2a_dr和p1_csra。如上所述，晶体管p1_a和p2_a可以共享有源区域ar的特定区域(例如，导电型区域p_csra)。控制线la_a可以经由直接触点dc和金属触点mc连接到形成在导电型区域p_csra中的晶体管p1_a和p2_a的共享源极。

晶体管p1_b和晶体管p2_b之间的布置关系可以类似于晶体管p1_a和晶体管p2_a之间的布置关系。换句话说，晶体管p1_b和p2_b可以共享有源区域ar的特定区域(例如，导电型区域p_csrb)。控制线la_b可以经由直接触点dc和金属触点mc连接到形成在导电型区域p_csrb中的晶体管p1_b和p2_b的共享源极。

当确保了抵抗在施加内部电源电压时产生的噪声的强条件(例如，内部电源在半导体存储器器件中处于稳定状态)时，可以应用图8b中所示的位线感测放大器的布局结构r_sa1”。

在图8c中，在维持图6中所示的位线感测放大器的布局结构lo_b的同时，可以实现位线感测放大器的布局结构lo_c’，使得一对n沟道晶体管n1_a和n1_b以及一对n沟道晶体管n2_a和n2_b分别共享与第二节点nd1_b相对应的有源区域，由此构成这样的配置：多对晶体管中仅该一对n沟道晶体管n1_a和n1_b以及该一对n沟道晶体管n2_a和n2_b分别连接到控制线lab_a和lab_b。

参考图8c，位线感测放大器的布局结构lo_c’可以包括第一位线感测放大器区域r_sa1”、第二位线感测放大器区域r_sa2”、第三位线感测放大器区域r_sa3”、以及第四位线感测放大器区域r_sa4”。在本发明构思的示例性实施例中，第二位线感测放大器区域r_sa2”可以沿位线方向(x)与第一位线感测放大器区域r_sa1”相邻，第三位线感测放大器区域r_sa3”可以沿字线方向(y)与第一位线感测放大器区域r_sa1”相邻，并且第四位线感测放大器区域r_sa4”可以沿字线方向(y)与第二位线感测放大器区域r_sa2”相邻。

如上所述，一对晶体管n1_a和n1_b以及一对晶体管n2_a和n2_b可以共享在共享有源区域中形成的源极，并且一对晶体管n1_a和n1_b以及一对晶体管对n2_a和n2_b可以分别经由共享的源极连接到控制线lab_a和lab_b。晶体管p1_b可以与布置在第三位线感测放大器中的晶体管p3_a共享特定有源区域，并且可以共享在共享的特定有源区域中形成的源极，并且晶体管p1_b和p3_a可以经由共享的源极连接到控制线la_a1。此外，晶体管p2_b可以与布置在第四位线感测放大器中的晶体管p4_a共享特定有源区域，并且可以共享在共享的特定有源区域中形成的源极，并且晶体管p2_b和p4_a可以经由共享的源极连接到控制线la_a2。此外，晶体管p1_a可以经由晶体管p1_a的源极连接到控制线la_b1，并且晶体管p2_a可以经由晶体管p2_a的源极连接到控制线la_b2。为了便于描述，尽管未示出共享晶体管p1_a和p2_a的各个源极的晶体管，但是晶体管p1_a和p2_a的源极可以分别共享与其相邻布置的特定晶体管的源极。

综上，参考图8a和图8c，布置在第一位线感测放大器区域中的多个晶体管之中的、不与布置在第一位线感测放大器区域中的晶体管共享源极的另一晶体管可以被布置为：与布置在与第一位线感测放大器区域相邻的第二位线感测放大器区域或第三位线感测放大器区域中的晶体管共享源极。

图9是示出了根据本发明构思的示例性实施例的位线感测放大器的布局结构的图。

在图9中，与图6中所示的位线感测放大器的布局结构lo_b不同，可以实现位线感测放大器的布局结构lo_d，使得一对p沟道晶体管p1_a和p1_b以及一对p沟道晶体管p2_a和p2_b共享与第一节点nd1_a相对应的有源区域，由此构成这样的配置：多对晶体管中仅该一对p沟道晶体管p1_a和p1_b以及该一对p沟道晶体管p2_a和p2_b分别连接到控制线la_a和la_b。

参考图9，位线感测放大器的布局结构lo_d可以包括第一位线感测放大器区域r_sa1”’和第二位线感测放大器区域r_sa2”’。第一位线感测放大器区域r_sa1”’可以包括布置有晶体管n1_a的区域r1_a”’、布置有晶体管n1_b的区域r1_b”’、布置有晶体管p1_a的区域r1_c”’、以及布置有晶体管p1_b的区域r1_d”’。第二位线感测放大器区域r_sa2”’可以包括布置有晶体管n2_a的区域r2_a”’、布置有晶体管n2_b的区域r2_b”’、布置有晶体管p2_a的区域r2_c”’、以及布置有晶体管p2_b的区域r2_d”’。

根据本发明构思的示例性实施例的第一位线感测放大器区域r_sa1”’的晶体管布置的示例可以是：晶体管p1_a沿位线方向(x)与晶体管n1_a相邻地布置，晶体管p1_b沿字线方向(y)与晶体管p1_a相邻地布置。晶体管n1_b可以沿位线方向(x)以规则间隔与晶体管p1_a分开布置。因此，位线感测放大器的布局结构lo_d中的晶体管p1_a和p1_b的共享源极可以连接到控制线la_a。然而，由于晶体管n1_a和n1_b不共享源极，因此它们可以分别连接到彼此不同的控制线lab_a和lab_b。第二位线感测放大器区域r_sa2”’的晶体管布置的示例可以类似于第一位线感测放大器区域r_sa1”’的晶体管布置的示例，因此，将省略其详细描述。

然而，图9中所示的位线感测放大器的布局结构lo_d仅是示例，并且本发明构思不限于此。在维持图6中所示的位线感测放大器的布局结构lo_b的同时，可以实现位线感测放大器的布局结构lo_d，使得一对p沟道晶体管p1_a和p1_b以及一对p沟道晶体管p2_a和p2_b共享与第一节点nd1_a相对应的有源区域，由此构成这样的配置：多对晶体管中仅该一对p沟道晶体管p1_a和p1_b以及该一对p沟道晶体管p2_a和p2_b分别连接到控制线la_a和la_b。

图10a至图10d和图11是用于说明根据本发明构思的示例性实施例的图3中的位线感测放大器的操作的图。

参考图10a，位线感测放大器150_1可以将位线bl_1和互补位线blb_1预充电到预充电电压vpre。因此，位线bl_1和互补位线blb_1可以连接到一个节点，并且被预充电到预充电电压vpre。此时，可以将第一控制线la和第二控制线lab预充电到预充电电压vpre。

参考图10b，位线bl_1可以连接到第一节点nd1_a和晶体管p1b的栅极，并且互补位线blb_1可以连接到第二节点nd1_b和晶体管p1_a的栅极。此时，第一控制线la的电压可以从预充电电压vpre改变到内部电源电压vinta，并且第二控制线lab的电压可以从预充电电压vpre改变到地电压vss。此后，第一控制线la的电压可以从内部电源电压vinta改变到预充电电压vpre，并且第二控制线lab的电压可以从地电压vss改变到预充电电压vpre。可以通过上述操作取消偏移。

参考图10c，第一节点nd1_a和晶体管p1_b的栅极可以彼此连接，并且第二节点nd1_b和晶体管p1_a的栅极可以彼此连接。此时，可以激活连接到存储器单元的字线wl，并且可以在存储器单元的单元电容器中存储的电荷与位线bl_1中存储的电荷之间发生电荷共享。

参考图10d，位线感测放大器150_1可以执行感测操作和恢复操作。例如，当为1的数据存储在存储器单元中时，位线bl的电压可以增加到内部电源电压vinta，并且互补位线blb的电压可以减小到地电压vss。相反，当为0数据被存储在存储器单元mc中时，位线bl的电压可以减小到地电压vss，并且互补位线blb的电压可以增加到内部电源电压vinta。由位线感测放大器150_1感测和放大的电压差可以将位线bl_1和互补位线blb_1的电压发展为内部电源电压vinta或地电压vss。在执行感测操作之后，可以执行恢复操作以基于发展后的电压将数据存储在存储器单元中。此外，电压将发展至电压vinta或地电压vss的位线bl_1和互补位线blb_1可以连接到数据线，并且经由数据线向数据输入/输出电路(图1中的160)输出数据。

参考图11，如图10a至图10d所示，位线感测放大器150_1可以按顺序执行预充电操作、偏移取消操作、电荷共享操作、感测和恢复操作、以及预充电操作，并且可以感测并输出存储器单元中存储的数据。

图12a和图12b是示出了应用了根据本发明构思的示例性实施例的位线感测放大器的布局结构的位线感测放大器模块的图。

参考图12a，位线感测放大器模块420可以连接在第一存储器单元阵列块410a和第二存储器单元阵列块410b之间。位线感测放大器模块420可以被布置为使得两个位线感测放大器blsa沿位线方向彼此相邻。参考图6至图9描述的根据本发明构思的示例性实施例的布局结构可以应用于每个位线感测放大器blsa。两个位线感测放大器blsa可以分别连接到第一位线bl_1和第二位线bl_2、以及第一互补位线blb_1和第二互补位线blb_2。两个位线感测放大器blsa中的一个blsa可以感测一对第一位线bl_1和第一互补位线blb_1的电压变化，另一个blsa可以感测第二位线bl_2和第二互补位线blb_2的电压变化。

参考图12b，位线感测放大器模块520可以连接在第一存储器单元阵列块510a和第二存储器单元阵列块510b之间。位线感测放大器模块520可以被布置为使得三个位线感测放大器blsa沿位线方向彼此相邻。参考图6至图9描述的根据本发明构思的示例性实施例的布局结构可以应用于每个位线感测放大器blsa。三个位线感测放大器blsa可以连接到第一位线至第三位线bl_1、bl_2和bl_3、以及第一互补位线至第三互补位线blb_1、blb_2和blb_3。三个位线感测放大器blsa中的每一个可以分别感测一对第一位线bl_1和第一互补位线blb_1、一对第二位线bl_2和第二互补位线blb_2以及一对第三位线bl_3和第三互补位线blb_3中的每一对的电压变化。

因为由于存储器单元器件的高度集成引起的设计规则的小型化导致单元尺寸减小，可以选择性地应用图12a和图12b中的位线感测放大器模块420和520。根据本发明构思的示例性实施例，n个位线感测放大器blsa(其中n是整数)可以被布置为彼此相邻，并且n个位线感测放大器blsa可以分别连接到第一位线bl_1至第n位线bl_n以及第一互补位线blb_1至第n互补位线blb_n，并且n个位线感测放大器blsa中的每一个blsa可以分别感测一对第一位线bl_1和第一互补位线blb_1至一对第n位线bl_n和第n互补位线blb_n的电压变化。

图13是示出了根据本发明构思的示例性实施例的存储器系统的框图。

参考图13，存储器系统1000可以包括存储器控制器1200和存储器模块1400。存储器模块1400可以包括：一个或多个存储器芯片1800，每个存储器芯片1800包括存储器单元阵列；以及缓冲器芯片1600，用于路由在存储器芯片1800和存储器控制器1200之间收发的信号，或者管理存储器芯片1800的存储器操作。存储器模块1400的存储器芯片1800可以被划分为第一等级则和第二等级r2。每个存储器芯片1800可以包括应用了参考图6至图9所述的位线感测放大器的布局结构的位线感测放大器。

在图13中，示出了其中存储器控制器1200的一些功能在负载减小的双列直插式存储器模块(dimm)(lrdimm)类型的存储器模块1400中执行的示例，但是本发明构思不限于此。例如，当应用全缓冲dimm(fbdimm)类型的存储器模块1400时，高级存储器缓冲器(amb)芯片可以安装在存储器模块1400上作为缓冲器芯片。此外，可以应用另一类型的存储器模块1400，并且存储器模块1400可以被实现为使得可以在存储器模块1400中执行上述存储器控制器1200的至少一些功能。

图14是示出了根据本发明构思的示例性实施例的具有包括多个层在内的堆叠结构的半导体封装的框图。

参考图14，半导体封装2000可以包括第一层la1至第n层lan(其中n是2或更大的整数)。第一层la1至第n-1层lan-1中的每一个层可以是包括多个存储器核(m_core)2100在内的存储器层(或存储器芯片)。存储器核2100可以包括用于存储数据的存储器单元阵列、行解码器、列解码器、感测放大器等。第n层lan可以是缓冲器层(或缓冲器芯片)。在半导体封装2000中，具有堆叠结构的第一层la1至第lan层可以经由硅通孔(tsv)2300互连。

第n缓冲器层lan可以与外部存储器控制器和第一存储器层la1至第n-1存储器层lan-1通信，并且可以路由在第一存储器层la1至第n-1存储器层lan-1和存储器控制器之间收发的信号。此外，第n缓冲器层lan可以将从存储器控制器或从第一存储器层la1至第n-1存储器层接收的信号进行排队。每个存储器核2100可以包括应用了参考图6至图9所述的位线感测放大器的布局结构的位线感测放大器。

图15是示出了根据本发明构思的示例性实施例的包括堆叠半导体芯片的半导体封装的图。

参考图15，半导体封装3000可以是存储器模块，其包括安装在诸如印刷电路板(pcb)的封装基板3100上的至少一个堆叠半导体芯片3300、以及片上系统(soc)3400。选择性地，可以在封装基板3100上进一步设置插入器3200。堆叠的半导体芯片3300可以形成有芯片堆叠(coc)结构。堆叠的半导体芯片3300可以包括堆叠在诸如逻辑芯片的缓冲器芯片3310上的至少一个存储器芯片3320。缓冲器芯片3310和至少一个存储器芯片3320可以经由硅通孔tsv彼此连接。每个存储器芯片3320可以包括应用了参考图6至图9所述的位线感测放大器的布局结构的位线感测放大器。堆叠的半导体芯片3300可以是高带宽存储器(hbm)(例如，500gb/sec至1tb/sec或更高)。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域普通技术人员将理解，在不脱离所附权利要求阐述的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。