全频带时钟占空比校准电路、校准方法和存储器与流程

本发明涉及集成电路
技术领域：
，具体而言，涉及一种全频带时钟占空比校准电路和存储器，还涉及了一种全频带时钟占空比校准方法。
背景技术：
：在动态随机存储器中，占空比达到50％能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。然而实际工作中时钟电路占空比往往会偏离50％，时钟占空比校准电路就是为这一问题设计的一类电路。现有的时钟占空比校准电路采用对电容充放电时间和电量进行对比。由于存储器可能工作在较高或者较低工作频率下，设计时电容已经固定，在时钟频率变化时，较高时钟频率就会有更短充放电时间，放电时间变短则会由于接入时钟占空比检测电路的电容冗余而使得整个占空比检测时间变长；较低时钟频率就会有更长充放电时间，放电时间变长则会由于接入时钟占空比检测电路的电容不够而使得时钟质量下降全频带。理想情况下，无论存储器时钟频率的高低，存储器内部都需要在尽量快的时间内调整其内部时钟信号的占空比，从而保证整个存储器读取数据的正确性，因此，需要对全频带时钟占空比校准电路进行改进，以保证时钟信号占空比能够尽快得到准确调整。技术实现要素：本发明的目的在于提供一种全频带时钟占空比校准电路和存储器，解决全频带率下校准时间过长和校准质量下降的问题。本发明的另一目的在于提供一种全频带时钟占空比校准方法。根据本发明的一个方面，提供一种全频带时钟占空比校准电路，包括：信号调整电路，用于接收并调整存储器的第一时钟信号以生成第二时钟信号；占空比检测单元，连接所述信号调整电路，用于检测所述第二时钟信号的占空比和将检测结果反馈至所述信号调整电路，所述占空比检测单元包括具有可调电容器的占空比检测电路；模式寄存器，包括反应所述存储器全频带工作的时钟频率的设置编码；译码电路，连接所述占空比检测电路和所述模式寄存器设置电路，以根据所述设置编码调节所述占空比检测电路中可调电容器的电容值。在本发明的一种示例性实施方式中，所述模式寄存器包括mr6模式寄存器和mr2模式寄存器。在本发明的一种示例性实施方式中，所述信号调整电路包括第一延时链、第二延时链、第三延时链和时钟发生器，其中，所述第一延时链用于接收所述第一时钟信号并对其延时以生成第一调整时钟信号，所述第二延时链用于接收所述第一调整时钟信号并对其延时以生成第二调整时钟信号；所述第三延时链用于接收所述第二调整时钟信号并对其延时以生成第三调整时钟信号，或作为旁路；所述时钟发生器用于接收所述第一时钟信号和所述第三调整时钟信号以生成第二时钟信号。在本发明的一种示例性实施方式中，所述占空比检测单元还包括第一计数器、第二计数器和第三计数器，三个所述计数器和三个所述延时链一一对应连接；所述占空比检测电路包括：时钟信号接收端，连接所述信号调整电路，用于接收所述第二时钟信号；主电路，包括所述可调电容器，用于通过对所述可调电容器进行充电和放电，检测所述第二时钟信号的占空比；检测信号接收端，接收检测使能信号，以控制所述主电路电容元件的充电和放电；锁存电路，连接三个所述计数器，用于接收所述主电路中时钟信号的使能次数形成的加减指令，并输出给三个所述计数器，以将计数结果转递给对应的所述延时链。在本发明的一种示例性实施方式中，所述可调电容器包括多个并联连接的可调电容电路，各所述可调电容电路包括电容元件及与所述电容元件串联的开关元件。在本发明的一种示例性实施方式中，所述电容元件为mos管，每一个所述mos管的栅极连接所述开关元件。在本发明的一种示例性实施方式中，所述开关元件包括并联连接的pmos管和nmos管，所述pmos管接收的控制信号与所述nmos管接收的控制信号互补，且所述开关元件的导通与关断信号来自所述译码电路。在本发明的一种示例性实施方式中，所述译码电路包括：第一译码电路，分别连接所述mr6模式寄存器的设置电路、mr2模式寄存器的设置电路和所述占空比检测电路的可调电容器，用于将所述设置编码转化为输出信号，以调整所述可调电容器中各开关元件的导通和关断。在本发明的一种示例性实施方式中，所述译码电路还包括：第二译码电路，分别连接所述mr6模式寄存器的设置电路、mr2模式寄存器的设置电路、所述第一延时链、第二延时链、第三延时链，用于将所述设置编码转化为输出信号，以调整三个所述延时链的初始设置值。在本发明的一种示例性实施方式中，所述第一译码电路或第二译码电路均采用所述存储器mr6模式寄存器和mr2模式寄存器的设置电路中的多输入多输出选择器。根据本发明的另一个方面，提供一种存储器，包括以上任一项所述的全频带时钟占空比校准电路。根据本发明的再一个方面，提供一种全频带时钟占空比校准方法，包括：利用信号调整电路接收存储器的第一时钟信号，并对其进行调整，以生成第二时钟信号；利用译码电路将所述存储器的mr6模式寄存器或mr2模式寄存器的设置电路中反应存储器全频带低频或高频工作的时钟频率的设置编码转化为输出信号，输出信号调节占空比检测电路的电容值；利用调节电容后的所述占空比检测电路检测所述第二时钟信号的占空比；信号调整电路根据占空比检测结果对所述第一时钟信号进行所述调整。在本发明的一种示例性实施方式中，所述信号调整电路包括第一延时链、第二延时链、第三延时链和时钟发生器，通过所述第一延时链对所述第一时钟信号进行延时，以生成第一调整时钟信号；通过所述第二延时链用于接收所述第一调整时钟信号并对其延时以生成第二调整时钟信号；通过所述第三延时链用于接收所述第二调整时钟信号并对其延时以生成第三调整时钟信号，或作为旁路；通过所述时钟发生器接收所述第一时钟信号和所述第三调整时钟信号以生成所述第二时钟信号。在本发明的一种示例性实施方式中，所述占空比检测电路的电容值通过控制并联进所述占空比检测电路的电容元件的个数进行调节。在本发明的一种示例性实施方式中，所述占空比检测电路的电容元件的个数通过与所述电容元件串联的开关元件进行控制，所述开关元件的导通和关断信号来自所述译码电路。在本发明的一种示例性实施方式中，译码电路包括第一译码电路，通过所述第一译码电路将所述设置编码转化为输出信号，以控制所述开关元件的导通和关断。在本发明的一种示例性实施方式中，所述译码电路还包括第二译码电路；所述校准方法还包括：通过所述第二译码电路将所述设置编码转化为输出信号，以调整三个所述延时链的初始设置值为所述时钟当前周期值的一半。在本发明的一种示例性实施方式中，所述第一译码电路或第二译码电路均采用所述存储器mr6模式寄存器和mr2模式寄存器设置电路中的多输入多输出选择器电路。本发明的全频带时钟占空比校准电路根据模式寄存器反应全频带时钟频率设置电路的设置编码，确定占空比检测电路需要的电容，并通过调整占空比检测电路的电容值来提高校准速度。一方面，占空比检测电路的电荷量可以根据需要进行调节，使其能够及时达到鉴别时钟占空比所需的电荷量，即可对时钟占空比进行准确的校准，确保时钟质量；另一方面，通过存储器模式寄存器自带的反应时钟频率的设置编码直接对占空比检测电路中的电容进行调整，能够针对当前时钟频率进行校准，校准的准确度更高且速度更快；而且利用存储器模式自带电路，结构简单，成本较低。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为传统时钟占空比校准电路图；图2为ddr4中cwl的设置编码；图3为ddr4中tccd_l的设置编码；图4为本发明全频带时钟占空比校准电路图；图5为本发明的占空比检测电路图；图6为本发明的占空比检测电路时序图；图7为图5中a部可调电容器的结构示意图；图8为本发明全频带时钟占空比校准方法第一种流程图；图9为本发明全频带时钟占空比校准方法第二种流程图。图中，1-1、第一延时链；1-2、第二延时链；1-3、第三延时链；2、时钟发生器；3、占空比检测电路；4-1、第一计数器；4-2、第二计数器；4-3、第三计数器；5、译码电路；6、mr2模式寄存器；7、mr6模式寄存器。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。相关技术中，传统的时钟占空比校准电路包括：信号调整电路和占空比检测单元，信号调整电路用于接收存储器的第一时钟信号并将其调整为第二时钟信号，使占空比维持在理想范围内；占空比检测单元用于检测第二时钟信号的占空比，并将检测结果传至信号调整电路，以辅助其对第一时钟信号进行调整，确保占空比达到理想的调整结果。如图1所示，信号调整电路包括延时链1和时钟发生器2，采用延时链1对存储器的第一时钟信号进行延时，生成延时后的调整时钟信号；采用时钟发生器2接收第一时钟信号和调整时钟信号，并产生第二时钟信号。占空比检测单元包括占空比检测电路3和计数器4，占空比检测电路3连接时钟发生器2的信号输出端，接收第二时钟信号并检测其占空比，然后利用计数器4进行计数，并将计数结果传输给延时链1，以供延时链1对第一时钟信号进行延时。当ddr存储器的工作频率提升至高频范围(本发明所指的高频指传输速率大于2400mb/s)时，针对于低频电路的延时链和占空比检测电路中的电容储备的电荷量都需要做出相应的调整。例如，在高频范围内，当时钟传输速率从1600mb/s变为3200mb/s时，想要达到最终始终占空比在50％±1％，延时链的延时时间在6.25p时，时钟周期则是从1.25ns变为625ps，周期变短意味着延时链个数要从原先的100个减少至50个左右，这时接入电路的延时链明显比原先少很多，从而使得整个校准时间因为延时链个数的改变而不准。而当ddr存储器的工作频率降低至低频范围(本发明所指的低频指传输速率低于或等于2400mb/s)时，针对于高频电路的延时链和占空比检测电路中的电容储备的电荷量都需要做出相应的调整。例如，当时钟传输速率从3200mb/s变为低于1333mb/s时，延时链的延时时间在6.25p时，时钟周期则是从625ps变为大于或等于1.5ns，周期变长意味着延时链个数要从原先的50个增大到至少120个，这时接入电路的延时链明显比原先多出很多，从而使得整个校准时间因为延时链个数的变大而变长。因此，本发明实施方式中提供了一种全频带时钟占空比校准电路，可快速准确地对工作在高频和低频范围的存储器的时钟占空比进行校准，适用于ddr存储器在时钟频率变高或变低时的占空比校准。ddr存储器可以是ddr4或ddr3或ddr2。本实施方式的全频带时钟占空比校准电路包括：信号调整电路、占空比检测单元、模式寄存器中设置电路和译码电路。其中，信号调整电路用于接收并调整存储器的第一时钟信号以生成第二时钟信号；占空比检测单元连接信号调整电路，用于检测第二时钟信号的占空比和将检测结果反馈至信号调整电路，占空比检测单元包括具有可调电容器的占空比检测电路；模式寄存器设置电路，包括反应所述存储器全频带工作频率的设置编码；译码电路连接占空比检测电路和模式寄存器中设置电路，以根据设置编码调节占空比检测电路中可调电容器的电容值。本发明校准电路的原理是：当时钟工作在高频情况下时，周期变短，单位周期内的放电时间变短，由q＝i×t＝c×u可知，占空比检测电路中电容可存储电荷量需相应减少，一旦电荷量冗余则会导致检测时间变长，进而导致校准时间延长。因此，如果提前知道时钟频率，则可得知周期，则可确定检测电路中鉴别时钟占空比所需的电荷量，从而确定接入电路中的电容值大小，可以及时减少电路中的存储电荷量，从而确保时钟校准电路及时进行校准，以保证时钟质量。同理，当时钟工作在低频情况下时，周期变长，单位周期内的放电时间变长，由q＝i×t＝c×u可知，占空比检测电路中电容可存储电荷量需相应增多，校准时间便会延长。因此，如果提前知道时钟频率，则可得知周期，则可确定检测电路中鉴别时钟占空比所需的最小电荷量，从而确定接入电路中的电容值大小，可以及时增大电路中的存储电荷量，从而确保时钟校准电路及时进行校准，以保证时钟质量。在ddr存储器中，模式寄存器的设置电路中的数据则能直接反映存储器工作的频率范围，这就使得在变频初期就可及时得到频率信息，从而对占空比检测电路中的电容进行及时调整，以改变检测电路的总电容，保证检测结果占空比尽快调节至50％±1％。下面对本发明实施方式的全频带时钟占空比校准电路进行详细说明：在本示例性实施方式中，模式寄存器包括反应低频工作时钟频率的mr6模式寄存器和反应高频工作时钟频率的mr2模式寄存器。mr6模式寄存器和mr2模式寄存器的设置电路中包含的数据能直接反映存储器工作的频率范围。举例而言，ddr4jedec标准(ddr4jedecspec)中mr2模式寄存器有根据不同时钟频率下cwl(caswritelatency)的需要设置成符合标准要求的周期数，如图2所示。mr6模式寄存器有根据不同时钟频率下tccd_l的需要设置成符合标准要求的周期数，如图3所示。显然，将tccd_l和cwl的信息结合起来进行组合编码，可以覆盖dram的所有有效工作频率。这样在占空比检测电路中用于存储电荷的电容值的选择上，能减少其迭代的时间，从而实现快速准确的时钟占空比个调节。由此，占空比检测电路的电荷量可以根据工作频率的变化及时进行调节，使其能够尽快升高或降低至鉴别时钟占空比所需的电荷量，满足在全频带工作时对占空比进行准确的校准，确保时钟质量。同时，存储器模式寄存器自带的反应时钟频率的设置编码能够准确反映当前频率，根据其直接对占空比检测电路中的电容进行调整，能够获得更准确的校准结果，且无需增加额外的电路模块，校准的准确度和速度都得到提升。在本示例性实施方式中，如图4所示，信号调整电路可以包括第一延时链1-1、第二延时链1-2、第三延时链1-3和时钟发生器2，第一延时链1-1接收第一时钟信号并对其延时得到第一调整时钟信号，第二延时链1-2用于接收第一调整时钟信号并对其延时以生成第二调整时钟信号；第三延时链1-3用于接收第二调整时钟信号并对其延时以生成第三调整时钟信号或作为旁路；时钟发生器2的信号输入端接收第一时钟信号及第三调整时钟信号以生成第二时钟信号。三个延时链均接收来自占空比检测电路的检测结果，并根据检测结果对时钟信号进行不同幅度和精度的逐步调整。如图所示，检测电路的检测结果分别经三个计数器传输给三个延时链，具体而言，第一计数器4-1将占空比检测结果传输给第一延时链1-1，第二计数器4-2将占空比检测结果传输给第二延时链1-2，第三计数器4-3将占空比检测结果传输给第三延时链1-3，本发明的第一延时链1-1的延时长度为200-3200ps，第二延时链1-2的延时长度为0-200ps，第三延时链1-3的延时长度为0-16ps，由此可以先对时钟信号进行较大幅度延时，然后再进行小幅度的延时，以此达到准确调整时钟信号的目的。另外，三个延时链搭配可以对不同频率的时钟信号进行调整。当时钟信号工作频率低于或等于1600mb/s时，可以仅使用第一延时链和第二延时链，第三延时链作为旁路功能；当时钟信号工作频率高于1600mb/s时，可以一起使用三个延时链。延时链延时长度和精度的对应关系、以及不同工作频率对应开启的延时链参考表1、2。表1延时链延时长度和精度延时链序号延时链延时长度延时链1200～3200187.5p20～20012.530～161表2不同工作频率对应的延时链本发明的时钟占空比检测电路3可以有多种形式，举例而言，在本示例性实施方式中，占空比检测电路图和时序图如图5、6所示，该电路整体为镜像设置的电路，在本示例性实施方式中，如图4所示，占空比检测电路3包括时钟信号接收端、主电路、检测信号接收端和锁存电路，为镜像设置电路。其中，时钟信号接收端连接时钟发生器的信号输出端，用于接收待检测的互补信号mclk和/mclk，该信号由时钟发生器产生的第二时钟信号转化而来。主电路用于通过对电容器进行充电和放电，检测第二时钟信号的占空比，主电路的电容器为可调电容器，可根据设置电路中反应存储器全频带工作频率的设置编码调整电容值。检测信号接收端接收检测使能信号en，以控制主电路电容元件的充电和放电。锁存电路连接计数器，接收主电路中mclk和/mclk信号的使能次数形成的加减指令inc和dec，并输出up和dn信号接计数器。占空比校准电路还包括计数器，锁存电路计数器输出的up和dn信号送给计数器，计数器对其进行计数并将计数结果送给延时链，以供延时链确定接入电路的延时单元的个数。上述检测电路的各信号均可通过mos管进行传递，当工作电平变化时，相应信号可接入或断开该电路。举例而言，如图4所示，时钟信号接收端包括nmos管，用于在高电平时将时钟信号mclk和/mclk导通至主电路，检测信号接收端包括pmos管，用于在高电平时将检测使能信号en导通至主电路。在本示例性实施方式中，可调电容器可以包括多个并联连接的可调电容电路，各可调电容电路包括电容元件及与电容元件串联的开关元件。通过控制开关元件的导通与关断控制接入检测电路的电容元件的个数，从而调整检测电路的电容值。可调电容器可以同时包含不可调的电容电路和多个上述可调电容电路，在满足调整需求的前提下降低线路复杂程度，降低调整成本。也可以只包含多个上述可调电容电路，调整幅度更大。通过本实施结构调整电容值，可在测试电路设计之初直接设计多个电容元件，根据工作频率的变化调整并入电路的个数即可，既可以实现电容值的调整，又可以满足更大范围或者更精确的调整需求。即使电容元件发生故障，也可以有其他电容元件作为替代，无需更换整个电路结构，降低成本。举例而言，在图7中，检测电路的主电路包括一个固定电容m0和三个与固定电容并联的电容元件m1、m2和m3(图4中的a和b对应图6中的a和b)，m1、m2和m3各自串联有一开关元件。固定电容m0提供基本电容值，三个电容元件m1、m2、m3用于进行调整，四个电容搭配实现总电容值的调整。该实施方式加入了三个可调电容电路，而在其他示例实施方式中，可以加入更多可调电容电路，也可以只有一个或两个可调电容电路，每一个可调电容电路中都包括电容元件和与之串联的开关元件。多个可调电容电路可以在更大范围内调整检测电路的电容，以适应更高的时钟频率。每一个电容元件由各自的开关元件独立控制，可以实现不同的电容要求，以便更精准的校准占空比。各电容元件的电容值可以相同，也可以不同，本领域技术人员可以根据调整精度和范围的需求进行多种组合，本发明不对此进行特殊限定。本发明不限定电容元件的大小和个数。在本示例性实施方式中，各电容元件可以为mos管，其可以都是pmos管，也可以都为nmos管，每一个mos管的栅极连接开关元件，通过开关元件控制mos管的接入，接入检测电路的mos管在栅极电压大小来充电或放电，以实现占空比检测。在本示例性实施方式中，mos管可以是pmos管或nmos管，只要与电路极性匹配即可。如图所示，本实施例的检测电路中，固定电容和可调的电容元件均为pmos管，各电容的源极和漏极均接至电源端，栅极均接至主电路。当然，电容元件也可以是普通电容。在本示例性实施方式中，可调电容的开关元件由一个pmos管和nmos管并联而成，pmos管和nmos管的两个控制端分别接收互补的开关控制信号ctl1和/ctl1，pmos管和nmos管并联的其中一端连接可调电容元件，另一端接入主电路，以实现不同电平信号导通时对电容元件的充电或放电。ctl1和/ctl1信号来自于时钟频率检测单元，时钟频率检测单元通过其获取到的设置编码生成控制信号ctl1和/ctl1控制开关元件的导通与关断，改变接入检测电路的电容值。在本示例性实施方式中，译码电路5可以包括第一译码电路，第一译码电路分别连接mr6模式寄存器7的设置电路、mr2模式寄存器6设置电路和占空比检测电路3的可调电容器，通过第一译码电路获取该设置编码，将其二进制编码转化为输出信号，用以调整可调电容器中各开关元件的导通和关断。mr2和mr6模式寄存器可以共用一个译码电路，也可以各自用一个译码电路，本申请不对此进行特殊限定。在本示例性实施方式中，译码电路5还可以包括第二译码电路，第二译码电路分别连接mr6模式寄存器7的设置电路、mr2模式寄存器6设置电路和第一延时链1-1、第二延时链1-2、第三延时链1-3，用于将设置编码转化为输出信号，以调整三个延时链的初始设置值。由于从cwl和tccd_l的设置编码中可以获取存储器的工作周期，对三个延时链的初始设置值进行调整，可以减少繁琐的调整过程，进一步减少了校准时间。考虑到结构的简单，本实施方式的第一译码电路和第二译码电路均来自存储器既有mr6模式寄存器和mr2模式寄存器设置电路中的多输入多输出选择器(3-8译码器)，利用选择器同时生成开关元件调整信号和延时链调整信号。本发明实施方式还提供一种存储器，包括以上任一种全频带时钟占空比校准电路。该存储器的时钟能够始终保证占空比在50％±1％，因此读取数据的正确性更高。本发明实施方式还提供一种全频带时钟占空比校准方法，参考图8，包括：步骤s110，利用信号调整电路接收存储器的第一时钟信号，并对其进行调整，以生成第二时钟信号；步骤s210，利用译码电路5将存储器的mr6模式寄存器7或mr2模式寄存器6设置电路中反应存储器高频或低频工作频率的设置编码转化为输出信号，通过输出信号调节占空比检测电路的电容值；步骤s310，利用调节电容后的占空比检测电路检测第二时钟信号的占空比；步骤s410，信号调整电路根据占空比检测结果对第一时钟信号进行所述调整。通过上述步骤，从存储器的mr6模式寄存器7和mr2模式寄存器设置电路的数据中获取能直接反映存储器当前全频带工作频率的设置编码，从而根据设置编码对占空比检测电路中的电容进行及时调整，以增大或减少检测电路的总电容，确保满足检测需要。当工作频率处于高频时，译码电路根据mr2模式寄存器的设置电路调节电容值，当工作频率处于低频时，译码电路根据mr7模式寄存器的设置电路调节电容值，由此确保无论在低频还是高频，都可以使占空比尽快调节至50％±1％。本示例性实施方式步骤s110中，信号调整电路可以包括第一延时链1-1、第二延时链1-2、第三延时链1-3和时钟发生器2，通过第一延时链1对第一时钟信号进行延时，以生成第一调整时钟信号；第二延时链1-2用于接收第一调整时钟信号并对其延时以生成第二调整时钟信号；第三延时链1-3用于接收第二调整时钟信号并对其延时以生成第三调整时钟信号，或作为旁路；通过时钟发生器2接收第一时钟信号和第三调整时钟信号以生成第二时钟信号。本示例性实施方式步骤s210中，占空比检测电路3的电容值可调，占空比检测电路3可以有多种形式，其电容值可以通过控制并联进占空比检测电路的电容元件的个数进行调节。进一步地，电容元件是否并联进占空比检测电路通过与各电容元件串联的开关元件进行控制，开关元件的导通和关断信号来自时钟频率检测单元。本示例性实施方式步骤s210中，时钟频率检测单元包括第一译码电路，通过第一译码电路将设置编码转化为输出信号，以控制开关元件的导通和关断。参考图9，本示例性实施方式还包括步骤s510，通过第二译码电路将设置编码转化为输出信号，以调整三个延时链的初始设置值均为时钟当前周期值的一半(t/2)。第二译码电路属于时钟频率检测单元。以t/2作为三个延时链初始值，避免了三个延时链需要逐级增加使得整个校准周期变长的缺陷的问题，可以缩短调整时间，尽快将占空比调整至50％左右。当然，初始值也可以是一个接近t/2的值。由此，除了利用降低或增加检测电路电容值提高延时准确度，还提高了延时速度，从两方面提高了校准电路的校准质量。进一步地，第一译码电路和第二译码电路均可以采用存储器既有mr6模式寄存器和mr2模式寄存器设置电路中的多输入多输出选择器电路，利用该选择器电路同时生成开关元件调整信号和延时链初始值调整信号。本实施方式中所涉及到的电路结构均参照校准电路中的相关描述，此处不再赘述。在本发明方法中，利用信号调整电路调整第一时钟信号，或者通过占空比检测电路检测占空比，均是持续不断在进行的，因此，整个占空比校准是不断循环的过程。相应的，译码电路的工作也是持续不断进行的，一旦存储器工作频率升高至高频或降低至低频时，译码电路就会根据设置编码调节占空比检测电路的电容值，或者同时调整延时链初始值，由此实现整个循环校准的过程始终达到较高质量，使存储器时钟质量始终保持稳定。本领域技术人员可以理解的是，由于校准过程是循环进行的，且其中某些步骤完全可以不分先后顺序，因此上述步骤的描述只是出于描述方便，并不是对本发明方法实现过程的唯一限定。例如，除了上述步骤实现方式，信号调整电路调整时钟信号和译码电路调整电容值可以同时进行，或者调换顺序。第一译码电路调节电容值和第二译码电路调节延时链初始值也可以同时进行，或者调换顺序。虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本
技术领域：
中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。当前第1页12