决策反馈均衡器的制作方法

本公开的实施例大体上涉及半导体存储器装置的领域。更确切地，本公开的实施例涉及使用半导体存储器装置的决策反馈均衡器(dfe)电路来校正所传输信号中的失真。

背景技术：

存储器装置的操作速率，包含存储器装置的数据速率，已经随时间推移而提高。作为存储器装置速度提高的副作用，由于失真所致的数据错误可能增加。例如，可能发生所传输数据之间的符号间干扰，由此先前接收到的数据影响当前接收到的数据(例如，先前接收到的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(dfe)电路，其可经编程以抵消(即，撤销、减轻或抵消)信道对所传输数据的作用。

另外，校正所传输信号的失真仍旧很重要。然而，常规的失真校正技术可能不会充分地校正信号的失真。由常规的失真校正技术的缓慢过程引起的错误对最终数据造成额外失真，因此降低在存储器装置内传输的数据的可靠性。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：

图1是示出根据本公开的实施例的存储器装置的某些特征的简化框图；

图2示出的框图示出根据本公开的实施例的图1的i/o接口的数据收发器；

图3示出根据本公开的实施例的图2的数据收发器的实施例的框图；

图4示出根据本公开的实施例的图2的数据收发器的第二实施例的框图；

图5示出根据本公开的实施例的失真校正电路的框图；

图6示出根据本公开的实施例的图5的决策反馈均衡器(dfe)的一部分的电路图；

图7示出根据本公开的实施例的失真校正电路的第二实施例；

图8示出根据本公开的实施例的图7的dfe的一部分的电路图；

图9示出根据本公开的实施例的失真校正电路的第三实施例；

图10示出根据本公开的实施例的失真校正电路的第四实施例；

图11示出根据本公开的实施例的图10的dfe的一部分的电路图；

图12示出根据本公开的实施例的失真校正电路的第五实施例；

图13示出根据本公开的实施例的失真校正电路的第六实施例；以及

图14示出根据本公开的实施例的用于校正失真的方法的流程图。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。

使用存储器装置的反馈均衡器(dfe)来执行失真校正技术可以是有价值的，例如，以正确地补偿存储器装置的所接收数据中的失真。这确保了精确的值存储在存储器装置的存储器中。dfe可以使用先前位数据来产生校正值以补偿由先前位数据产生的失真。例如，最近的先前位与在之前几个数据点传输的位相比可具有对当前位的更大的失真作用，从而使得校正值在两个位之间不同。在对这些水平进行校正的情况下，dfe可操作以校正所传输位的失真。

在一些实施例中，dfe可以利用先前数据的多个位以便精确地计算失真校正因子。在进一步的实施例中，当接收并处理多个位时，dfe可能没有从最近位接收到失真位的校正电压，因为在等待来自最近位的校正电压时可能存在校正失真位的额外时间延迟。通过从先前位的假设值(例如，假设逻辑高或逻辑低)对失真位进行校正，并使此位通过选择电路，此技术和相关联的硬件能减小由于接收先前位而导致校正失真位时的延迟。一旦知道先前位，就从用假设校正的失真位中选择正确的失真位。此技术和相关联硬件可允许几乎同时接收及处理多个位，从而产生可比可以经由传统dfe解决方案实现的更快速地处理所接收位的失真的极高效系统。

现在转向附图，图1是示出存储器装置10的某些特征的简化框图。具体地，图1的框图是示出存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(ddr5sdram)装置。ddr5sdram的各种特征允许与先前各代ddrsdram相比减少的功率消耗、更多的带宽以及更多的存储容量。

存储器装置10可以包含若干存储器存储体12。存储器存储体12可以是例如ddr5sdram存储器存储体。存储器存储体12可以设置在布置于双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。如将了解，每个dimm可以包含多个sdram存储器芯片(例如，x8或x16存储器芯片)。每一sdram存储器芯片可以包含一或多个存储器存储体12。存储器装置10表示具有多个存储器存储体12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器存储体12可以进一步被布置成形成存储体群组。例如，对于8千兆位(gb)ddr5sdram，存储器芯片可以包含16个存储器存储体12，布置成8个存储体群组，每一存储体群组包含2个存储器存储体。例如，对于16gbddr5sdram，存储器芯片可以包含32个存储器存储体12，布置成8个存储体群组，每个存储体群组包含4个存储器存储体。取决于整个系统的应用和设计，可以利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。

存储器装置10可以包含经配置以与外部装置交换(例如，接收和传输)信号的命令接口14和输入/输出(i/o)接口16。命令接口14经配置以提供来自外部装置(未示出)的多个信号(例如，信号15)，所述外部装置例如是处理器或控制器。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从所述存储器装置读取的数据的传输和接收。

如将了解，命令接口14可以包含若干电路，例如时钟输入电路18和命令地址输入电路20，以保障信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般而言，双数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(clk_t/)和互补时钟信号(clk_c)。ddr的正时钟边沿是指上升真时钟信号clk_t/与下降互补时钟信号clk_c交叉的点，而负时钟边沿指示下降真时钟信号clk_t和互补时钟信号clk_c的上升的过渡。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且数据在正时钟边沿和负时钟边沿两者上传输或接收。

时钟输入电路18接收真时钟信号(clk_t/)和互补时钟信号(clk_c)且生成内部时钟信号clk。内部时钟信号clk被供应到内部时钟生成器30，例如延迟锁定环路(dll)电路。内部时钟生成器30基于所接收内部时钟信号clk生成相位受控内部时钟信号lclk。相位受控内部时钟信号lclk被供应到例如i/o接口16，并用作用于确定读取数据的输出时序的时序信号。

内部时钟信号clk也可以被提供到存储器装置10内的各种其它组件，且可用于生成各种额外内部时钟信号。例如，内部时钟信号clk可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。例如，命令解码器32可以经由总线36将命令信号提供到内部时钟生成器30以协调相位受控内部时钟信号lclk的生成。相位受控内部时钟信号lclk可以用于例如通过i/o接口16对数据进行计时。

此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器设定命令、激活命令等命令进行解码，且提供经由总线路径40对对应于命令的特定存储器存储体12的存取。如将了解，存储器装置10可以包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，其提供必要的解码(例如，行解码器和列解码器)以及例如时序控制和数据控制等其它特征，以促进去往和来自存储器存储体12的命令的执行。共同地，存储器存储体12和存储体控制块22可以被称为存储器阵列23。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号的14位总线(ca<13:0>)。使用时钟信号(clk_t/和clk_c)将命令/地址信号定时到命令接口14。命令接口可以包含命令地址输入电路20，其经配置以通过例如命令解码器32而接收和传输命令以提供对存储器存储体12的存取。另外，命令接口14可以接收芯片选择信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取通过命令编码于ca<13:0>总线上。

另外，命令接口14可经配置以接收若干其它命令信号。例如，可以提供命令/地址裸片上终止(ca_odt)信号以促进存储器装置10内的恰当阻抗匹配。重置命令(reset_n)可用以例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反转(cai)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号ca<13:0>的状态。也可以提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。例如，ten信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测的某些错误将警告信号(alert_n)提供到系统处理器或控制器。例如，警告信号(alert_n)可以在检测到循环冗余校验(crc)错误的情况下从存储器装置10传输。也可以生成其它警告信号。此外，用于从存储器装置10传输警告信号(alert_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。

利用上文所论述的命令和定时信号，借助通过i/o接口16传输和接收数据信号44可以将数据发送到存储器装置10以及从其发送数据。更具体地，数据可以经由包含多个双向数据总线的数据总线46发送到存储器存储体12或从所述存储器存储体检索。一般称为dq信号的数据i/o信号一般在一或多个双向数据总线中传输和接收。对于例如ddr5sdram存储器装置的某些存储器装置，i/o信号可以划分成上部和下部字节。例如，对于x16存储器装置，可以将i/o信号划分成对应于例如数据信号的上部和下部字节的上部和下部i/o信号(例如，dq<15:8>和dq<7:0>)。

为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可利用数据选通信号，通常称作dqs信号。dqs信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，dqs信号有效地是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t/和clk_c)，可提供数据选通(dqs)信号作为差分对的数据选通信号(dqs_t/和dqs_c)以在读取和写入期间提供差分对信令。对于例如ddr5sdram存储器装置等某些存储器装置，可以将差分对的dqs信号划分成对应于例如发送到存储器装置10和从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，udqs_t/和udqs_c；ldqs_t/和ldqs_c)。

阻抗(zq)校准信号也可以通过i/o接口16提供到存储器装置10。zq校准信号可提供到参考引脚，且用以通过跨越过程、电压和温度(pvt)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和odt值。因为pvt特性可能影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调整内部odt和io引脚的驱动强度的参考。

另外，环回信号(loopback)可以通过i/o接口16提供到存储器装置10。环回信号可以在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。例如，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出。环回可以包含数据和选通两者或可能仅包含数据引脚。这通常意图用于监测在i/o接口16处由存储器装置10捕获的数据。

如将了解，例如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用以界定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可以并入到存储器系统10中。因此，应理解，图1的框图仅提供以突出存储器装置10的某些功能特征以辅助后续的详细描述。

在一些实施例中，存储器装置10可设置于主机装置中(物理上集成到主机装置中或另外连接到主机装置)或另外耦合到主机装置。主机装置可以包含台式计算机、膝上计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。主机装置可以是某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可以共享一些提及物，并且因此不应当仅仅借助于列出的其它项目来解释。)

因此，主机装置可以是基于处理器的装置，其可以包含控制主机中的系统功能和请求的处理的处理器，例如，微处理器。此外，任何主机处理器可以包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可以存储在主机内或在主机外部的指令而控制主机的操作。

如上文所论述，数据图8可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率dram(例如，ddr5sdram)。在一些实施例中，主机还可以包含单独的非易失性存储器，例如只读存储器(rom)、pc-ram、硅-氧化物-氮化物-氧化物-硅(sonos)存储器、金属-氧化物-氮化物-氧化物-硅(monos)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，nand存储器、nor存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(ssd)、多媒体媒体卡(mmc)、安全数字(sd)卡、闪存(cf)卡，或任何其它合适的装置。此外，应了解，主机可以包含一或多个外部接口，例如通用串行总线(usb)、外围组件互连(pci)、pci高速(pci-e)、小型计算机系统接口(scsi)、ieee1394(火线)，或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如，按钮、开关元件、键盘、光笔、触控笔、鼠标和/或话音辨识系统。主机可以任选地还包含例如耦合到处理器的显示器等输出装置，以及用于与例如因特网等网络对接的网络接口装置，例如网络接口卡(nic)。如将了解，取决于主机的应用，主机可以包含许多其它组件。

主机可操作以将数据传送到存储器装置10以用于存储，且可以从存储器装置10读取数据以在主机处执行各种操作。相应地，为了促进这些数据传输，在一些实施例中，i/o接口16可以包含操作以从i/o接口16接收和向所述i/o接口传输dq信号的数据收发器48。

图2总体上示出存储器装置10的i/o接口16，且更具体来说数据收发器48。如图所示，i/o接口16的数据收发器48可以包含dq连接器50、dq收发器52以及串行器/解串器54。应注意在一些实施例中，可利用多个数据收发器48，每一单个数据收发器48可以结合对应于例如数据信号的上部和下部字节的上部和下部i/o信号(例如，dq<15:8>和dq<7:0>)中的每一者中的相应一者而利用。因此，i/o接口16可以包含多个数据收发器48，其各自对应于一或多个i/o信号(例如，包含相应dq连接器50、dq收发器52和串行器/解串器54)。

dq连接器50可例如是引脚、衬垫、其组合或另一类型的接口，其操作以接收dq信号以例如将数据传输到存储器阵列23作为数据写入操作的部分。另外，dq连接器50可操作以从存储器装置10传输dq信号，例如以从存储器阵列23传输数据作为数据读取操作的部分。为了促进这些数据读取/写入，dq收发器52存在于数据收发器48中。在一些实施例中，例如，dq收发器52可以接收由内部时钟生成器30生成的时钟信号，作为用于确定来自存储器阵列23的数据读取操作的输出时序的时序信号。由内部时钟生成器30传输的时钟信号可以基于由存储器装置10在时钟连接器56(例如，引脚、衬垫、其组合等)处接收且经由时钟输入电路18路由到内部时钟生成器30的一或多个时钟信号。因此，dq收发器52可以接收由内部时钟生成器30生成的时钟信号作为用于确定来自存储器阵列23的数据读取操作的输出时序的时序信号。

图2的dq收发器52还可以例如接收一或多个dqs信号以作为数据写入操作的部分以选通数据模式操作。dqs信号可以在dqs连接器60(例如，引脚、衬垫、其组合等)处接收且经由dqs收发器60路由到dq收发器52，所述dqs收发器操作以经由dqs信号到dq收发器52的选择性传输而控制数据选通模式。因此，dq收发器52可以接收dqs信号以控制来自存储器阵列23的数据写入操作。

如上所述，数据收发器48可以在模式中操作以促进数据到存储器装置10及从所述存储器装置(例如，到存储器阵列23及从所述存储器阵列)的传送。例如，为了允许存储器装置10内的较高数据速率，可以发生其中利用dqs信号的数据选通模式。dqs信号可以通过外部处理器或控制器发送由dqs连接器58(例如，引脚、衬垫、其组合等)接收的数据(例如，用于写入命令)而驱动。在一些实施例中，dqs信号用作时钟信号以捕获对应输入数据。

另外，如图2所示，数据收发器48还包含串行器/解串器54，其操作以在存储器装置10的数据写入操作期间将串行数据位(例如，串行位流)转换成并行数据位(例如，并行位流)以用于沿着数据总线46的传输。同样，串行器/解串器54操作以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)转换成串行数据位(例如，串行位流)。以此方式，串行器/解串器54操作以将从例如主机装置接收的具有串行格式的数据转换成适合于存储在存储器阵列23中的并行格式。同样，串行器/解串器54操作以将从例如存储器阵列23接收的具有并行格式的数据转换成适合于传输到主机装置的串行格式。

图3示出数据收发器48为包含耦合到数据传送总线51的dq连接器50、dq接收器62、dq传输器64(其与dq接收器62组合形成dq收发器52)、解串器66以及串行器68(其与解串器66组合形成串行器/解串器54)。在操作中，主机(例如，上文描述的主机处理器或其它存储器装置)可操作以跨越数据传送总线51以串行形式将数据传输到数据收发器48，作为对存储器装置10的数据写入操作的部分。此数据可以在dq连接器50处接收并且传输到dq接收器62。dq接收器62例如可以对数据执行一或多个操作(例如，放大、驱动数据信号等)，和/或可操作为数据的锁存器，直至接收到操作以协调(例如，控制)数据到解串器66的传输的相应的dqs信号为止。作为数据写入操作的部分，解串器66可用以将数据从其中数据沿着数据传送总线51传输的格式(例如，串行形式)转换(例如，转译)为用于将数据传输到存储器阵列23以便存储于其中的格式(例如，并行形式)。

同样，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读取数据且将读取数据传输到主机)，串行器68可以由存储器阵列使用的一个格式(例如，并行形式)接收从存储器阵列读取的数据，且可以将所接收数据转换(例如，变换)为第二格式(例如，串行形式)以使得所述数据可以与数据传送总线51和/或主机中的一或多者兼容。经转换数据可以从串行器68传输到dq传输器64，由此可以发生对数据的一或多个操作(例如，解除放大、数据信号的驱动等)。另外，dq传输器64可以作为用于所接收数据的锁存器操作，直到例如从内部时钟生成器30接收到相应时钟信号为止，所述内部时钟生成器用以协调(例如，控制)将数据传输到dq连接器50以便沿着数据传送总线51传输到主机的一或多个组件。

在一些实施例中，在dq连接器50处接收到的数据可能失真。例如，在dq连接器50处接收到的数据可能受到符号间干扰(isi)影响，其中先前接收到的数据干扰随后接收到的数据。例如，由于增加的数据量跨越数据传送总线51传输到dq连接器50，因此在dq连接器50处接收的数据相对于由主机传输的数据可能失真。减轻(例如，抵消或消除)此失真且有效地反转isi的影响的一个技术是对数据应用均衡操作。图4示出包含可以用于此均衡操作的均衡器的数据收发器48的实施例。

图4示出包含均衡器、确切地说决策反馈均衡器(dfe)70的数据收发器48的一个实施例。如图所示，dfe70是多抽头(例如，四抽头)dfe70。然而，与dfe70结合可利用少于或多于四个抽头。同样，dfe70可以与解串器66或dq接收器62分开设置或设置于其内部。在操作中，在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如，从锁存器或决策限幅器)。在本实施例中，这些数据锁存器或数据寄存器可设置在解串器66中，且其中存储的值可沿着路径72、74、76和78锁存或传输。

当在dq接收器62处接收到数据位时，可以将其识别为作为位“n”从主机传输，且可以在时间t0作为失真位n而接收(例如，位n已通过isi失真)。在dq接收器62处接收失真位n之前接收(例如，在紧接在时间t0前的时间t-1接收)的最近位可以被识别为n-1且示为沿着路径72从数据锁存器或数据寄存器传输。在dq接收器62处接收失真位n之前接收(例如，在紧接在时间t-1前的时间t-2处接收)的第二最近位可以被识别为n-2且示为沿着路径74从数据锁存器或数据寄存器传输。在dq接收器62处接收失真位n之前接收(例如，在紧接在时间t-2前的时间t-3处接收)的第三最近位可以被识别为n-3且示为沿着路径76从数据锁存器或数据寄存器传输。在dq接收器62处接收失真位n之前接收(例如，在紧接在时间t-2前的时间t-3处接收)的第四最近位可以被识别为n-4且示为沿着路径78从数据锁存器或数据寄存器传输。位n-1、n-2、n-3和n-4可以视为干扰所接收失真位n的位群组(例如，位n-1、n-2、n-3和n-4对主机传输位n造成isi)，且dfe70可操作以抵消由位群组n-1、n-2、n-3和n-4对主机传输位n造成的失真。

因此，沿着路径72、74、76和78锁存或传输的值可以分别对应于从dq接收器62传输以存储于存储器阵列23中的最近先前数据值(例如，先前位n-1、n-2、n-3和n-4)。这些先前传输的位沿着路径72、74、76和78反馈到dfe70，其操作以借助求和器(例如，求和放大器)生成可添加到所接收输入信号(例如，从dq连接器50接收的数据，例如失真位n)的经加权抽头(例如，电压)。在其它实施例中，经加权抽头(例如，电压)可以与初始参考值组合以产生抵消，所述抵消对应于或减轻接收到的数据的失真(例如，减轻失真位n的失真)。在一些实施例中，抽头经加权以反映最近先前所接收数据(例如，位n-1)与在较早时间接收的位(例如，位n-1、n-2和n-3)相比可具有对所接收数据(例如，失真位n)的失真更强的影响。dfe70可操作以由于每一先前位而产生抽头(例如，电压)的量值和极性以共同抵消由那些先前所接收位造成的失真。

举例来说，对于本实施例，先前接收到的位n-1、n-2、n-3和n-4中的每一个可具有两个值中的一个(例如，二进制0或1)，所述值被传输到解串器66以用于传输到存储器阵列23，并且另外，所述值经锁存或保存在寄存器中以用于沿着相应的路径72、74、76和78进行后续传输。在所示的实施例中，这产生位n-1、n-2、n-3和n-4的群组的十六个(例如，2⁴个)可能的二进制组合(例如，0000、0001、0010、…、1110或1111)。dfe70操作以选择和/或产生经确定为存在的前述十六个组合中的任一者的对应的抽头值(例如，基于沿着路径72、74、76和78的接收到的值)以用于调整从dq连接器50接收到的输入值(例如，失真位n)或修改参考值，所述参考值随后被应用到从dq连接器50接收到的输入值(例如，失真位n)以便从数据流中的先前位(例如，位n-1、n-2、n-3和n-4的群组)消除isi失真。

失真校正(例如，dfe70)的使用可为有益的，使得从dq连接器50传输的数据在不失真的情况下正确地表示于存储器阵列23中。相应地，可以有用的是存储先前位数据以用于失真校正中。如图5的框图中所示，可包含失真校正电路80作为dq接收器62的部分，但可能不需要物理地定位于该处(例如，失真校正电路80可以替代地耦合到dq接收器62)。在一些实施例中，可以对失真校正电路80进行操作以提供先前传输的位数据以校正经由信道84(例如，连接、传输线和/或导电材料)传输的失真位81(例如，已经因isi和/或系统失真而失真的位)。

失真位81可以从信道84传输到放大装置82(例如，可变增益放大器)。失真位81可以从放大装置82传输到dfe70，所述dfe示为具有单个经加权抽头86。失真位81可以与dq参考信号83同时传输到dfe70。dq参考信号83可以表示用于确定由dq连接50所接收的传输位为逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。

可以对dfe70进行操作以使用经先前位数据(例如，n-1位数据)加权的抽头来校正来自失真位81的失真。可以通过路径72传输用于n-1位的数据(例如，逻辑1或逻辑0)。单个经加权抽头86的幅值和极性可以经由求和电路85抵消由n-1位引起的总失真，所述求和电路充当将电流施加到失真位81以抵消由n-1位引起的失真的电流求和器。例如，如果在dq连接50处接收到的位经确定为低于dq参考信号83，那么将接收到的位81传输到存储器阵列23作为逻辑低。经加权抽头86的幅值和极性可能够校正失真位81和dq参考信号83。

可以将失真位81的经修改版本和dq参考信号83的经修改版本传输到数据锁存器94。校正位88可以经由数据锁存器94产生且从数据锁存器94传输到解串器66，所述传输可以在dqs信号96的上升沿上发生。在其它实施例中，可遵循计时方案的变化以包含数据传输的额外或替代方法。当在解串器66中接收到校正位88时，可以将新的n-1位的值存储在例如解串器66中以用于沿着路径72传输。可以在下文更详细地描述与dfe70和放大装置82相关联的失真校正电路系统。

图6示出图5的可抵消与失真位81相关联的失真的dfe70的一部分的电路图。可以在第一输入102和第二输入104处将数据位接收到求和电路85。第一输入102和第二输入104可以通信方式耦合到可启用或停用的装置(例如，场效应晶体管106和108)。失真位81可以由第一输入102接收，且dq参考信号83可以由第二输入104接收。以此方式，两个场效应晶体管106和108中可以由失真位81和dq参考信号83控制。

经加权抽头86和其相反值(例如，反向经加权抽头87)可传输到输出110和112以校正失真位81中的失真。通过路径72传输用于n-1位的逻辑高。在此情况下，可实施n-1位以产生经加权抽头86和反向经加权抽头87作为用于两个场效应晶体管116和118的控制信号，从而实现经加权抽头值86和87对输出110和112的贡献。

经加权抽头值86和87可允许电流施加到输出110和112，由此所供应的电流通过可控制源120(例如，由数/模转换器控制的电流源)控制。输出110和112可以是dq参考信号83和失真位81中的一或多个的经修改值，且可传输到数据锁存器94(例如，产生二进制输出的再生锁存器或限幅器)。校正位88可基于输出110和112经由数据锁存器94产生，且可以在dqs信号96的上升沿上传输到解串器66。可以使用校正位88更新经存储以用于在解串器66中沿着路径72传输的n-1位信息以用于未来失真校正。

在一些应用中，校正位88可能需要具有比可提供的经加权抽头86和87大的调整精度水平。图7示出失真校正电路160的框图，所述失真校正电路可以接收四个位的先前数据(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)以产生四个经加权抽头86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似的方式，可以经由信道84将失真位81传输到放大装置82。还可以将dq参考信号83传输到放大装置82。

可以从放大装置82将失真位81和dq参考信号83传输到dfe70。可以通过路径72、74、76和78传输先前位的位数据。可以对dfe70进行操作以使用由四个先前位的位数据产生的四个经加权抽头86、162、164和166来校正来自失真位81的失真。可以对dfe70进行操作以针对沿着路径72、74、76和78传输的先前位中的每一者产生经加权抽头86、162、164和166中的每一者的量值和极性，所述dfe可经设计以抵消对由先前接收到的位引起的失真位81的总失真。

可以将失真位81的经修改版本和dq参考信号83的经修改版本中的一或多者传输到数据锁存器94。校正位88可以在dqs信号96的上升沿上从数据锁存器94传输到解串器66。可以使用n-1位、n-2位、n-3位和n-4位的值更新解串器66，且可以存储所述值以用于沿着路径72、74、76及78传输。可以在下文更详细地描述与dfe70相关联的失真校正电路系统。

图8示出图7的可抵消失真的dfe70的一部分的电路图。如另外在图8所示，dfe70可以通过在路径72、74、76和78上传输的数据而在其中接收n-1位、n-2位、n-3位或n-4位或任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78传输的数据以产生经加权抽头86、162、164和166以及经反加权抽头87、163、165和167作为场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其传输到输出110和112的输出。可选择性地且可控制地激活场效应晶体管116、118、182、184、186、188、190和192以反映十六个(例如，2⁴个)不同的可能的二进制状态中的一个，所述二进制状态由先前校正的位(例如，0000、0001、0010、……1111)的各种组合表示。

经加权抽头86、87、162、163、164、166和167的值可施加到输出110和112，借此通过可控制源120和额外可控制源194、196和198(例如，由数/模转换器控制的电流源)控制所供应的电流。可以将输出110和112传输到数据锁存器94。校正位88可基于输出110和112经由数据锁存器94产生，且可以在dqs信号96的上升沿上传输到解串器66。可以通过校正位88更新经存储以用于在解串器66中沿着路径72、74、76和78传输的n-1位、n-2位、n-3位和n-4位信息(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)以用于未来失真校正。

图9示出失真校正电路200，其能够以滚动的方式接收和处理四个数据位。例如，失真校正电路200可以包含四个失真校正电路202、204、206和208，所述失真校正电路各自类似于图7中描述的dfe70。失真校正电路202、204、206和208分别包含求和器210、212、214和216，其可以如图8中相对于求和电路85所描述地那样操作。四个失真电路202、204、206和208被称为第一电路202、第二电路204、第三电路206和第四电路208。下文描述使用失真校正电路200实施滚动的失真校正的一个实施例。

失真位流可以在放大装置82处接收。位流的第一失真位81可以由第一电路202(例如，在已经由放大装置82放大之后)接收，位流的第二失真位218可以由第二电路204接收，位流的第三失真位220可以由第三电路206接收，位流的第四失真位222可以由第四电路208接收，并且一旦失真位81的失真校正的第一迭代已经完成，第五失真位就可以被回滚以由第一电路接收。

为了进一步详细说明，第一电路202可以从放大装置82接收失真位81，并且可以开始使用上文关于失真校正电路160描述的方法，例如，使用沿路径72、74、76和78传输的先前位或经加权抽头数据来对所述失真位进行处理，以计算求和电路210所需的值。电压校正信号224(例如，放大的dq参考信号83)也可以传输到第一电路202并用于失真位81的校正。可以在dqs信号96的上升沿上将数据锁存器226的校正位88作为dfe经调整位从输出234传输。

用于确定针对第二电路204从输出236传输的校正位的输入可以与针对第一电路202的输入不同。第二电路204可以接收第二失真位218和电压校正信号224，并且在接收到失真位81并经由第一电路202对其进行处理之后，开始处理第二失真位218。关于失真校正电路160描述的方法可以用于利用求和电路212来校正第二失真位218，因为沿电路72、74、76和78传输的先前位或经加权抽头数据可以用于经由图8描述的电路系统对失真位218执行更精确的失真校正。可以在dqs信号96的上升沿从输出236传输数据锁存器228的dfe经调整(例如，校正位)。

用于确定针对第三电路206从输出238传输的校正位的输入可以与针对第二电路204的输入不同。第三电路206可以接收第三失真位220和电压校正信号224，并且在接收到第二失真位218并经由第二电路204对其进行处理之后，开始处理第三失真位220。关于失真校正电路160描述的方法可以用于利用求和电路214来校正第三失真位220，因为沿电路72、74、76和78传输的先前位或经加权抽头数据可以用于经由图8描述的电路系统对失真位220执行更精确的失真校正。可以在dqs信号96的上升沿从输出238传输数据锁存器230的dfe经调整(例如，校正位)。

用于确定针对第四电路208从输出240传输的校正位的输入可以与针对第三电路206的输入不同。第四电路208可以接收第四失真位222和电压校正信号224，并且在接收到第三失真位220并经由第三电路206对其进行处理之后，开始处理第四失真位222。关于失真校正电路160描述的方法可以用于利用求和电路216来校正第四失真位222，因为沿电路72、74、76和78传输的先前位或经加权抽头数据可以用于经由图8描述的电路系统对失真位222执行更精确的失真校正。可以在dqs信号96的上升沿从输出240传输数据锁存器232的dfe经调整位(例如，校正位)。

来自第一电路202、第二电路204、第三电路206和第四电路208的输出234、236、238和240可以在从第一电路202、第二电路204、第三电路206和第四电路208生成相应校正位的每个最终决策的结论处发送到解串器66。在解串器66中，n-1位、n-2位、n-3位和n-4位可以用于根据校正位数据更新存储于解串器66中以供沿着路径72到78传输的数据(例如，将存储来自第一电路202的校正位以供沿着路径78传输，将存储来自第二电路204的校正位数据以供沿着路径76传输，将存储来自第三电路206的校正位数据以供沿着路径74传输，且将存储来自第四电路208的校正位数据以供沿着路径72传输)。可注意到，校正位可能尚未完成到解串器66的传输，也没有在接收到第五失真位之前存储用于沿着路径72到78传输的更新值，因此可以继续延迟校正位的最终确定的方法。

图10示出失真校正电路242的框图，所述失真校正电路可以接收先前数据的四个位(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)以产生四个经加权抽头86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路160类似的方式，可以经由信道84传输失真位81。然而，如图所示，可以结合图10的失真校正电路242消除图7的放大装置82。此放大装置82的消除可允许例如包含在dq接收器62中的失真位81的位流的增大带宽传输，方法是消除原本可能减缓包含失真位81的位流的接收的放大装置。

替代地，失真位81和dq参考信号83可以分别在输入250和252处传输到dfe244。可以通过路径72、74、76和78传输先前位的位数据。可以对dfe244进行操作以使用由四个先前位的位数据产生的四个经加权抽头86、162、164和166来校正来自失真位81的失真。可以对dfe244进行操作以针对沿着路径72、74、76和78传输的先前位中的每一者产生经加权抽头86、162、164和166中的每一者的量值和极性，所述dfe可经设计以抵消对由先前接收到的位引起的失真位81的总失真。

可以将失真位81的经修改版本和dq参考信号83的经修改版本中的一或多个传输到dfe244的数据锁存器部分。校正位88可以在dqs信号96的上升沿上从dfe244的数据锁存器部分传输到解串器66。可以使用n-1位、n-2位、n-3位和n-4位的值更新解串器66，且可以存储所述值以用于沿着路径72、74、76及78传输。可以在下文更详细地描述与dfe244相关联的失真校正电路系统。

图11示出图10的可以消除失真的均衡器或dfe244的电路图(例如，再生锁存器电路系统和dfe电路系统，例如组合或集成到一个装置中的求和电路)。所属领域的一般技术人员应了解额外阶段引起降低的带宽。

在第一部分260(例如，再生比较器或再生锁存器的第一部分)中，可以在到均衡器244的第一输入102和第二输入104处接收到数据位。第一输入102和第二输入104可以通信方式耦合到可启用或停用的装置(例如，场效应晶体管106和108)。失真位81可以在第一输入102处接收到，且dq参考信号83可以在第二输入104处接收到。以此方式，两个场效应晶体管106和108中可以由失真位81和dq参考信号83控制。来自场效应晶体管106和108的数据输出262和264基于dqs信号96被发送到第二部分266作为第一部分260的时钟信号，所述第一部分操作以追踪在输入202和输入104处施加的输入电压作为dqs信号，例如，过渡高。

均衡器244的电路图的第二部分266大体上将经加权抽头值应用到来自第一部分260的输出，并且因此，大体上操作为求和电路(例如，求和放大器)。如针对图8所示的dfe70所描述的，dfe244可以通过在路径72、74、76和78上传输的数据来接收n-1位、n-2位、n-3位或n-4位或其中的任何组合的逻辑高或逻辑低。可以实施沿着路径72、74、76和78传输的数据以产生经加权抽头86、162、164和166以及经反加权抽头87、163、165和167作为场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其传输到输出272和274的输出。可选择性地且可控制地激活场效应晶体管116、118、182、184、186、188、190和192以反映十六个(例如，2⁴个)不同的可能的二进制状态中的一个，所述二进制状态由先前校正的位(例如，0000、0001、0010、……1111)的各种组合表示。

经加权抽头86、87、162、163、164、166和167可施加到输出110和112，借此通过可控制源120和额外可控制源194、196和198(例如，由数/模转换器控制的电流源)控制所供应的电流。输出272和274可以传输到第三部分268(例如，再生比较器或再生锁存器的第二部分)。在第三部分268中，可以应用反馈，例如，当变低时作为dqs信号，以从第三部分268输出，例如，作为再次变高的dqs信号96。校正位88可基于输出110和112经由均衡器244产生并且可以在dqs信号96的上升沿上被传输到解串器66。以此方式，第一部分260和第三部分268以类似于数据锁存器94的方式操作为再生锁存器，其中第二部分266操作为以类似于求和器电路85的方式操作的求和器电路以产生校正位88。可以通过校正位88更新经存储以用于在解串器66中沿着路径72、74、76和78传输的n-1位、n-2位、n-3位和n-4位信息(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)以用于未来失真校正。

对可能相对于失真校正电路242出现的处理中的延迟的一个解决方案可包含使用n-1位的值的两个可能性(例如，逻辑高和逻辑低)计算n-2位、n-3位和n-4位的失真贡献并且当确定所述值时丢弃利用n-1位的不正确的值的计算出的值。图12示出可以实施此解决方案的失真校正电路280。

图12示出失真校正电路280的框图，所述失真校正电路可实施用于比以其它方式可处理的更快地处理传输的数据的有效解决方案。另外，失真校正电路280可以与包含任何放大装置82分开利用。失真校正电路280包含第一均衡器282和第二均衡器284，其中的每一个可如上文大体上相对于dfe244以及选择装置286(例如，多路复用器)所描述的操作。失真位81可被传输到第一均衡器282的输入250以及被传输到第二均衡器284的输入250。

第一均衡器282的输入252也接收电压校正信号292，并且第二均衡器的输入252接收电压校正信号294。传输到均衡器282的电压校正信号292可不同于传输到均衡器284的电压校正信号294。均衡器282可以接收电压校正信号292作为如由涉及对应于逻辑高的最近接收到的位n-1的调整的量修改的dq参考信号83。类似地，均衡器284可以接收电压校正信号294作为如由涉及对应于逻辑低的最近接收到的位n-1的调整的量修改的dq参考信号83。

均衡器282和284可校正与失真位81相关联的失真，使用三个输入使用先前位或沿着路径74、76和78传输的经加权抽头数据以计算均衡器所必需的值。这可以完成的方式为使得在n-1位为逻辑高的情况下来自均衡器282的输出296表示校正位88而在n-1位为逻辑低的情况下来自均衡器284的输出298表示校正位88。因此，均衡器282和均衡器284中的每一个可以类似于图10的均衡器244的部分的方式操作，具有一个差异；利用可抵消失真的仅三个路径(例如，对应于位n-2、n-3和n-4)具有它们的相应的经加权抽头和经由三个相应的可控制源供应的电流。

一旦输出296和298被传输到选择装置286，则将经过足够的时间使得n-1位已经被确定、存储并且从解串器66传输，使得选择装置286可以接收沿着路径72传输的值作为选择控制信号(例如，多路复用器选择或控制信号)。沿着路径72传输的n-1位值可用于从输出296和298中选择校正位。如果n-1位是逻辑高，那么可选择输出296作为校正位88。然而，如果n-1位为逻辑低，那么可选择输出298作为校正位88。来自选择装置286的输出可以被发送到解串器66作为校正位88。在解串器66中，可以根据校正位88更新n-1位、n-2位、n-3位和n-4位(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位88更新)。可注意到在第二失真位218的接收之前校正位88可能未完成所有值的传输和更新，因此可以重复基于来自n-1位的贡献为逻辑高和逻辑低两者利用校正位值的双重计算的如上文所描述的方法。

图13示出失真校正电路300，所述失真校正电路可以能够处理在四位失真校正水平下的四个数据位，并且包含失真校正电路280、第二电路302、第三电路304和第四电路306，所述电路可以是类似于失真校正电路280的具有对它们的相应的输入的修改的失真校正电路。失真位81可以由第一电路280接收，第二失真位218可以由第二电路302接收，第三失真位220可以由第三电路304接收，第四失真位222可以由第四电路306接收，且一旦失真校正的第一迭代完成，则第五失真位可回退以由第一电路280接收。

为了进一步详细描述，第一电路280可以接收失真位81，且可开始使用通过失真校正电路280所描述的方法来处理所述失真位，使用先前位或沿着路径74、76和78传输的经加权抽头数据来计算供应均衡器282和284所必需的值。电压校正信号292和294可以表示经修改的dq参考信号83已针对用于相应地为逻辑高和低的n-1的位值的贡献得到调整，并且可以在失真位81的校正中利用。可以在dqs信号96的上升沿上将输出296和298传输到选择装置286。选择装置286可以使用存储在解串器66中并且沿着路径72传输的n-1位值以对校正位88值需要的值(例如，输出296或输出298的值)作出最终决策。

用于第二电路302的校正位88的确定的输入可不同于用于第一电路280的输入。第二电路302可以接收第二失真位218并且可开始第二失真位218的处理，并行于电压校正信号308作为以涉及沿着路径78传输的对应于逻辑高的最近接收到的位值的调整的量修改的dq参考信号83以及电压校正信号310作为以涉及沿着路径78传输的对应于逻辑低的最近接收到的位值的调整的量修改的dq参考信号83中的每一个。通过失真校正电路280描述的方法可用于校正失真位218，不同之处在于先前位或沿着路径72、74和76传输的经加权抽头数据可用于计算提供校正到均衡器286和288所必需的值。可以在dqs信号96的上升沿上将输出312和314传输到选择装置316。用于第二电路302的选择装置316可以使用存储在解串器66中以用于沿着路径78传输的位值以对第二失真位218的校正位88值作出最终决策。

用于第三电路304的校正位88的确定的输入可不同于用于第二电路302的输入。第三电路304可以接收第三失真位220并且可开始第三失真位220的处理，并行于电压校正信号318作为以涉及沿着路径76传输的对应于逻辑高的最近接收到的位值的调整的量修改的dq参考信号83以及电压校正信号320作为以涉及沿着路径76传输的对应于逻辑低的最近接收到的位值的调整的量修改的dq参考信号83中的每一个。通过失真校正电路280描述的方法可用于校正失真位220，不同之处在于先前位或沿着路径72、74和78传输的经加权抽头数据可用于计算提供校正到均衡器322和324所必需的值。可以在dqs信号96的上升沿上将输出326和328传输到选择装置312。用于第三电路282的选择装置330可以使用存储在解串器66中以用于沿着路径76传输的位值以对第三失真位220的校正位88值作出最终决策。

用于第四电路306的校正位88的确定的输入可不同于用于第三电路304的输入。第四电路306可以接收第四失真位222并且可开始第四失真位222的处理，并行于电压校正信号330作为以涉及沿着路径74传输的对应于逻辑高的最近接收到的位值的调整的量修改的dq参考信号83以及电压校正信号332作为以涉及沿着路径74传输的对应于逻辑低的最近接收到的位值的调整的量修改的dq参考信号83中的每一个。通过失真校正电路280描述的方法可用于校正失真位222，不同之处在于先前位或沿着路径72、76和78传输的经加权抽头数据可用于计算提供校正到均衡器334和336所必需的值。可以在dqs信号96的上升沿上将输出338和340传输到选择装置342。用于第四电路306的选择装置342可以使用存储在解串器66中以用于沿着路径74传输的位值以对第四失真位222的校正位88值作出最终决策。

来自选择装置286、316、330和342的输出可以在关于校正位88的每个最终决策的完结处被发送到解串器66。在解串器66中，n-1位、n-2位、n-3位和n-4位可用于根据校正位88数据更新存储在解串器66中以用于沿着路径72-78传输的数据。可注意到，校正位88可能尚未完成到解串器66的传输，也没有在接收到第五失真位之前存储用于沿着路径72到78传输的经更新值，因此可继续延迟校正位88的最终选择的方法。因此，第一电路280可并行地应用来自第四电路306的加权值直至校正位88被确定为来自第四电路306并且被用作用于第一电路280的选择位。类似地，第二电路302可并行地应用来自第一电路280的加权值直至校正位88被确定为来自第一电路280并且被用作用于第二电路302的选择位。类似地，第三电路304可并行地应用来自第二电路302的加权值直至校正位88被确定为来自第二电路302并且被用作用于第三电路304的选择位。第四电路306可并行地应用来自第三电路304的加权值直至校正位88被确定为来自第三电路304并且被用作用于第四电路306的选择位。

图14的流程图示出由于如图12和13所示的本公开的实施例执行的isi引起的校正。在第一步骤中，由接收器接收数据(框350)。如流程图所示，它可以是位n，并且接收到的先前位是n-1、n-2、n-3、n-4…。然后，将用n-1、n-2、n-3校正位n(框352)，因为位n-1可能尚未反序列化。无需等待通过位n-1校正位n，而是通过两条并行路径来校正输入。在一个例子中，假设n-1被读取为高，校正n(354)，而在另一情况下，假设n-1被读取为低，校正n(框356)。在应用了这些校正之后的某个时间，将接收到校正位n-1(框358)。基于位n-1的值，从在框354和356确定的n的值中选择正确的位n。然后选择正确的位(框360)，然后将其发送到解串器(框362)。

相应地，本发明的技术作用包含出于信号失真校正的目的形成参考电压的方法和系统。所述方法和系统包含计算在接收到输入信号之前可能的失真的所有组合的过程。这允许失真校正值准备就绪以修改失真输入位而不需要资源以在失真位的输入的每个例子处形成失真校正值。

尽管本公开可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。

本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附于本说明书的任何权利要求含有指定为“用于[执行]...[功能]的构件”或“用于[执行]...[功能]的步骤”的一或多个元件，则希望此类元件依据35u.s.c.112(f)来解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35u.s.c.112(f)解读这类要素。