用于子行寻址的设备及方法与流程

本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于子行寻址的设备及方法。

背景技术：

存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)及闸流管随机存取存储器(tram)以及其它。非易失性存储器在不被供电时可通过保持所存储数据而提供永久数据，且可包含nand快闪存储器、nor快闪存储器及电阻可变存储器(例如相变随机存取存储器(pcram))、电阻式随机存取存储器(rram)及磁阻式随机存取存储器(mram)(例如自旋扭矩转移随机存取存储器(sttram))以及其它。

电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包含(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如and、or、not、nand、nor及xor以及反转(例如，求反)逻辑操作等逻辑操作而执行指令的若干个功能单元，例如算术逻辑单元(alu)电路、浮动点单元(fpu)电路及组合逻辑块。举例来说，功能单元电路可用于经由若干个逻辑操作而对操作数执行算术操作，例如加法、减法、乘法及除法。在许多实例中，寻址协议可激活存储器单元的完整行，且可存取来自所述行中的所有存储器单元的数据值，而不管在由处理资源执行操作时打算使用多少数据。

附图说明

图1是图解说明根据本发明的若干个实施例的用于子行寻址的电路的框图。

图2是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图3是根据本发明的若干个实施例的存储器装置的部分的存储体区段的框图。

图4是图解说明根据本发明的若干个实施例的用于子行寻址的电路的示意图。

图5是根据本发明的若干个实施例的存储器装置的部分的示意图。

图6是根据本发明的若干个实施例的用于子行寻址的流程图。

具体实施方式

本发明包含涉及存储器阵列的行中的子行寻址的系统、设备及方法。本文中所描述的根据实施例的独立子行寻址可提供各种益处，例如与先前阵列操作方法相比，减少能量消耗。举例来说，相对于通过对完整行进行寻址及激活所消耗的能量而言，若干个实施例可使得通过对由行存储的数据值的特定子集执行操作所消耗的能量能够更紧密地对应于数据值的所述特定子集的大小。举例来说，一个此设备包含在存储器单元的行内的多个子行以及控制器，所述控制器经配置以可选择地对多个子行中的每一子行进行寻址并管理所述每一子行的激活状态。所述设备进一步包含耦合到控制器的子行驱动器电路。子行驱动器电路经配置以至少部分地基于来自控制器的信令而将所述多个子行中的一或多个子行维持处于激活状态中。

存储器装置的地址电路的实施方案(例如，针对符合例如jedec、ddr3、ddr4等标准及协议的dram配置)可经配置以(举例来说)在包含存储器单元的多个行的子阵列中一次(例如，每写入/读取循环)激活存储器单元的完整行。此实施方案可进一步经由感测电路(例如，读取/锁存电路，如本文中所描述)而存取来自所述行中的所有存储器单元的数据值。存储器装置的主机及/或控制器可接着存取由感测电路存储的数据值以使得能够通过处理资源而对所存储数据值执行操作。然而，可(举例来说)仅对由感测电路存储的数据值的部分(例如，16,384个数据值当中的128个数据值)执行操作。

存取所有存储器单元及存储来自完整行的所有数据值而不管操作所指向的数据量如何可导致各种缺点。举例来说，由存储器装置使用的能量(例如，电力)的至少一半可由执行存取所有存储器单元及存储来自完整行的所有数据值而产生，以使得能够对所述数据值执行操作。

相比来说，可在包含打算对其执行操作的数据值的行内的若干位置处对一或多个子行具体地进行寻址。本文中所描述的子行打算意指各自包含完整行的不同存储器单元的单独部分，所述单独部分可为顺序的。可通过抑制对在行中的存储将不用于执行所述操作的数据值的特定位置处的若干个其它子行的激活而对这些子行具体地进行寻址。抑制对若干个子行的激活可显著减少存储器装置的能量消耗。

举例来说，在其中行包含被寻址为十六个子行(各自包含1024个存储器(1k)单元)的16,384个(16k)存储器单元的实施例中，仅对一个1k子行进行寻址及激活以存取存储于其中的数据值(例如，打算用于执行操作的数据值)可将能量消耗减少到可能用于对所有16个1k子行进行寻址及激活连同通过感测电路而存储从所述子行存取的数据值的能量消耗的十六分之一(1/16)。因此，本发明的若干个实施例可通过(举例来说)独立子行寻址而提供各种益处(例如，技术优点)，从而相对于通过对完整行进行寻址及激活所消耗的能量而言，使得通过对由行存储的数据值的特定子集执行操作所消耗的能量能够更紧密地对应于数据值的所述特定子集的大小。

通过实例而非限制方式呈现每行16k存储器单元及/或将16k存储器单元划分成十六个1k子行的实施例。举例来说，行可包含1024个、2048个、4,096个、8192个或16,384个存储器单元以及其它可能性，且每一行可包含多个部分，所述多个部分将存储器单元划分成2个、4个、8个、16个或32个子行以及其它可能性。

本文中的图遵循其中参考编号的第一个数字或前几个数字对应于图编号且其余数字识别图中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，104可指代图1中的元件“04”，且类似元件可在图2中被指代为204。

图1是图解说明根据本发明的若干个实施例的用于子行寻址的电路100的示意图。图1中所图解说明的用于子行寻址的电路100包含全局行驱动器101，所述全局行驱动器经配置以在行完整行107被寻址时激活所述行及其中的所有存储器单元。屏蔽寄存器104可包含经配置以可选择地实现(例如，引导)行107的若干个部分(例如，子行108-0、108-1、...、108-n-1中的一或多者)的撤销激活的电路(例如，锁存器)，原本将通过由全局行驱动器101对所述行进行寻址而激活所述若干个部分。

屏蔽寄存器104通过以下操作而可选择地实现行107中的特定位置处的子行(例如，子行108-0)的撤销激活：抑制(例如，越权控制、取消等)来自全局行驱动器101的信号激活耦合到所述子行的子行驱动器电路(例如，图1中的105-0、105-1、...、105-n-1处所展示的子行驱动器及图4中的427-0及427-1处所展示的子行解码器)，使得所述子行保持为非作用的。为简洁起见，子行驱动器电路的各自包含子行驱动器及子行解码器的个别部分在图1中的105-0、105-1、...、105-n-1处被展示为标记为“子行驱动器”。

在若干个实施例中，特定行中的多个子行可各自通过与由屏蔽寄存器104锁存(例如，存储)的特定子行对应的条目而抑制其激活。此类条目可由主机(例如，如在211处所展示且结合图2所描述)及/或用户(未展示)选择。贯穿特定行，多个所选择子行可彼此邻近及/或可分离(例如，取决于打算将哪些数据值用于执行操作)。举例来说，可通过锁存屏蔽寄存器104中的条目以引导(在一些实施例中)子行2、4到8及10到16保持为非作用的而选择存储于特定行的子行1、3及9中的数据值来用于执行操作。

在若干个实施例中，在图1中的108-0、108-1、...、108-n-1处所图解说明的方框可各自表示不同子行(例如，1k存储器单元)且参考编号107可表示单个完整行(例如，具有16个子行的16k存储器单元)。替代地，在若干个实施例中，图1中的方框108可各自表示存储器单元的子阵列的不同部分(例如，垫层(mat))且参考编号107可表示单个完整子阵列(例如，如在325-0、325-1、...、325-n-1中的每一者处所展示且结合图3所描述)。不同垫层可各自包含多个子行。每一垫层可包含一或多个子行，所述一或多个子行可在每一单独行中垂直地对准(例如，如在308-0、308-1、...、308-n-1及/或408-0及408-1处所展示以及分别结合图3及4所描述)。在若干个实施例中，(例如，多个子阵列中的)子阵列及/或子阵列的垫层可形成为包含64个、128个或256个单独行。举例来说，子阵列中或垫层的组合中的每一行可包含被分离成16个子行的16k存储器单元。

图1中所展示的读取/锁存条带124可表示经配置以存储(例如，锁存)特定行的所存取存储器单元的数据值的感测电路条带(例如，感测放大器群组)。读取/锁存条带124还可被称为电路100的部分或区。在若干个实施例中，读取/锁存条带124的感测电路可包含耦合到相应多个列(例如，如在322处所展示且结合图3所描述)的多个感测放大器(例如，如在506处所展示且结合图5所描述)。图1中所展示的读取/锁存条带124可对应于在图3中的324-0、324-1、...、324-n-1处所展示的耦合到子阵列325-0、325-1、...、325-n-1中的每一者的读取/锁存条带。特定位置处的子行(例如，子行108-0)保持为非作用的可阻止通过对应于所述子行的多个存储器单元的感测放大器而存取所述多个存储器单元。阻止由感测放大器进行存取可因此阻止通过对应于所述多个存储器单元的多个感测放大器而存储若干个数据值。

图1中的电路100的各种元件之间的连接打算表示元件被耦合(例如，元件之间的直接或间接耦合)。在若干个实施例中，屏蔽寄存器104可耦合到全局行驱动器101以检测到全局行驱动器101已选择特定行来激活。响应于屏蔽寄存器104检测到特定行以及其中的所有存储器单元可被激活，屏蔽寄存器104可参考(例如，读取)对应于所选择的特定行的经锁存条目且抑制对应于经锁存条目(例如，对应于特定子行地址)的子行108的若干个子行驱动器105的激活。可经由取消选择由耦合到相应子行驱动器105的控制器140发送的与屏蔽寄存器104中的经锁存条目一致的信号(例如，如进一步结合图4所描述)而抑制对特定子行的激活。

图2是根据本发明的若干个实施例的呈包含存储器装置220的计算系统210的形式的设备的框图。系统210可为膝上型计算机、平板计算机、个人计算机、数码相机、数字记录与播放装置、移动电话、个人数字助理(pda)、存储卡读取器、接口集线器、传感器或启用物联网(iot)的装置以及其它系统。如本文中所使用，存储器装置220、控制器240、子行驱动器电路205、存储器阵列230、读取/锁存电路250(包含感测放大器(例如，如图5中所展示且结合图5所描述的感测放大器506))以及本文中所展示及描述的用于子行寻址的其它电路还可各自单独地被视为“设备”。存储器装置220、控制器240、存储器阵列230等可形成系统210的存储体221，所述存储体包含存储器单元的多个子阵列(例如，如在325-0、325-1、...、325-n-1处所展示且结合图3所描述)。

图1中所图解说明的用于子行寻址的电路100打算表示经耦合电路元件之间的互动的实施例且未必打算展示一个电路元件相对于另一电路元件的定位及/或布置。举例来说，如图2中所图解说明，屏蔽寄存器204可与控制器240物理上相关联及/或为所述控制器的一部分(例如，耦合到所述控制器)(例如，以实现所述屏蔽寄存器中的经锁存条目的可选择且可改变存储)，连同耦合到子行驱动器电路205(例如，包含子行驱动器及/或子行解码器)。在若干个实施例中，全局行驱动器201可耦合到地址电路242，连同耦合到屏蔽寄存器204及/或子行驱动器电路205。

在一些实施例中，本文中所描述的子行驱动器电路(例如，如在205处所展示)可形成为多路复用器，所述多路复用器经配置以可选择地控制对行及/或子阵列中的不同子行的激活。如此，在若干个实施例中，行及/或子阵列可被形成为不具有定位于子行之间的子行驱动器及子行解码器。

如本文中所描述，各种实施例可允许计算系统210分配存储体中的若干个位置(例如，子阵列)来存储(例如，保持)数据。可包含多个子阵列的存储体及/或存储体的区段的实施例在221及323处展示且分别结合图2及3所描述，但其它配置在本发明的范围内。主机(例如，如在211处所展示)及/或控制器(例如，如在240处所展示)可对指令(例如，与执行程序相关联的命令)及数据的整个块执行地址解析且可引导(例如，控制)数据及命令到存储体内的经分配位置(例如，子阵列、子阵列的部分及/或子行的子行驱动器电路)中及/或到外部目的地的分配及存储。

在若干个实施例中，存储器装置(例如，如在图2中的220处所展示)中的虚拟地址空间的行(例如，如在图1中的107处及图3中的319处所展示)可具有16k个位(例如，对应于dram配置中的16,384个存储器单元或存储器单元互补对)的位长度。此16k位行的读取/锁存电路(例如，如分别在图1及3的124及324处以及图2中的250处展示为若干个条带)可包含与感测线同间距地形成的对应16k感测放大器及相关联电路(例如，如在图5中的506处所展示)，所述感测线可选择地耦合到16k位行中的对应存储器单元。存储器装置中的感测放大器可操作为用于来自由读取/锁存电路250感测(例如，由感测放大器感测及/或存储于所述感测放大器中)的存储器单元的行的单个数据值(位)的高速缓冲存储器。

本发明的若干个实施例包含可与存储器单元阵列的感测线同间距地形成的读取/锁存电路(例如，感测放大器506及相关联电路)。本文中所描述的读取/锁存电路及其它数据存储组件能够执行在存储器单元阵列本地的数据的数据感测及/或存储(例如，高速缓存、锁存、缓冲等)。

为了解本文中所描述的经改进子行寻址技术，随后论述用于实施此类技术的设备(例如，具有这些能力的存储器装置220以及相关联主机211)。根据各种实施例，涉及本文中所描述的具有子行寻址能力的存储器装置的程序指令(例如，命令)可在多个读取/锁存及子行寻址电路上分布命令(例如，信号)及数据的实施方案，所述多个读取/锁存及子行寻址电路可实施操作且可在存储器阵列内移动及存储命令及数据(例如，无需在主机与存储器装置之间经由总线而来回传送此类命令及数据)。因此，可以较少时间以及使用较少电力来存取及使用具有子行寻址能力的存储器装置的数据。举例来说，可通过以下操作而实现时间及电力优点：增加仅从若干个子行存取数据并在读取/锁存电路(例如，感测电路)中存储数据的速度、速率及/或效率，以便使得能够仅对来自其中存储打算用于操作中的数据值的子行的数据值执行针对所请求存储器操作(例如，读取、写入、逻辑操作等)的数据处理。

系统210可包含耦合到存储器装置220的主机211，所述存储器装置包含存储器阵列230及控制器240以及用于子行寻址的各种电路，如本文中所展示及描述。主机211可负责执行操作系统(os)及/或可被加载到所述主机(例如，经由控制器240从存储器装置220加载)的各种应用程序。主机211可包含系统主板及底板且可包含若干个处理资源(例如，一或多个处理器272、微处理器，或一些其它类型的控制电路)，所述若干个处理资源能够存取存储器装置220(例如，经由控制器240)以对从存储器装置220移动(例如，使用经由控制器240而提供的子行寻址信号)的数据值执行操作。在若干个实施例中，控制器240也可包含用于执行处理操作的若干个处理资源。系统210可包含单独集成电路，或主机211及存储器装置220两者均可在同一集成电路上。举例来说，系统210可为服务器系统及高性能计算(hpc)系统或其部分。虽然图2中所展示的实例图解说明具有冯·诺依曼(vonneumann)架构的系统，但可以非冯·诺依曼架构实施本发明的实施例，所述非冯·诺依曼架构可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，cpu、alu等)。

控制器240(例如，存储体控制逻辑及定序器)可包含呈硬件、固件或软件或者其组合的形式的控制电路。作为实例，控制器240可包含状态机、定序器及/或可以耦合到印刷电路板的专用集成电路(asic)的形式实施的一些其它类型的控制电路。在若干个实施例中，控制器240可与主机211共置(例如，在单芯片系统(soc)配置中)。

为清晰起见，系统210的描述已经简化以集中于与本发明具有特定相关性的特征。举例来说，阵列230可为dram阵列、sram阵列、sttram阵列、pcram阵列、tram阵列、rram阵列、feram阵列、相变存储器阵列、3dxpoint^tm阵列、nand快闪阵列及/或nor快闪阵列(举例来说)。阵列230可包含存储器单元，所述存储器单元被布置成通过存取线(其可在本文中被称为字线或选择线)耦合的若干行及通过感测线(其可在本文中被称为数据线或数字线)耦合的若干列。虽然在图2中展示单个存储体221及单个存储器阵列230，但实施例并不如此受限制。举例来说，存储器装置220可表示多个存储体221，除了多个子阵列之外，所述多个存储体各自还可包含多个存储器阵列230(例如，包含于dram单元、nand快闪单元等的若干个存储体中的存储器阵列)，如本文中所描述。因此，可通过实例及/或清晰方式关于dram架构而进行本发明中的描述。然而，除非另外明确陈述，否则本发明及权利要求书的范围不限于dram架构。

存储器装置220可包含地址电路242，所述地址电路用以锁存由i/o电路244经由数据总线256(例如，来自主机211的i/o总线)而提供(例如，经由局部i/o线及全局i/o线而提供到外部alu电路及dramdq)的地址信号。可(举例来说)通过控制总线254而将状态及异常信息从存储器装置220的控制器240提供到通道控制器243，又可将所述状态及异常信息从通道控制器243提供到主机211。可通过地址电路242而接收(例如，从通道控制器243或另一主机组件)地址信号且可将所述地址信号解码(例如，经由地址电路242中的子阵列解码器及/或行解码器)及/或耦合到读取锁存电路250的列解码器249以存取存储器阵列130。经配置以在完整行(例如，如在图1中的107处所展示)被寻址时激活所述行及其中的所有存储器单元的全局行驱动器201可耦合到地址电路242及存储器阵列230(例如，经由子行驱动器电路而可选择地耦合到所述存储器阵列中的存储器单元的行)。

可使用感测电路(例如，展示为图2中的读取/锁存电路250)通过感测感测线(数字线)上的电压及/或电流改变而从存储器阵列230感测(读取)数据。读取/锁存电路250可包含若干个感测放大器(如本文中所描述)，以读取及锁存来自存储器阵列230的数据的页(例如，行或子行，如本文中所描述)。额外电路(例如，子行寻址电路，如本文中所描述)可为地址电路242、列解码器249、子行驱动器电路205(例如，子行驱动器及/或子行解码器)及/或读取/锁存电路250的一部分或者耦合到所述装置。i/o电路244可包含数据i/o引脚，所述数据i/o引脚将用于经由数据总线256(例如，64位宽数据总线)而与主机211进行双向数据通信。数据总线256可耦合到dramdq，如图3中所展示。写入电路248可用于将数据写入到存储器阵列230。

控制器240可对通过控制总线254从主机211提供的信号(例如，命令)进行解码。控制器240可通过发布依据来自主机211的经解码命令所确定的信号而控制操作。这些信号可包含可用于控制对存储器阵列230执行的操作的芯片启用信号、写入启用信号、地址信号(例如，子阵列地址信号、行地址信号及/或子行地址信号)及/或模式信号，所述操作包含数据感测、数据存储、子阵列寻址、行寻址、子行寻址、数据移动、数据写入及数据擦除操作以及其它操作。在各种实施例中，控制器240可负责执行来自主机211的指令及存取存储器阵列230。

在各种实施例中，控制器240可包含模式寄存器238，所述模式寄存器经配置以使得能够在被寻址的行中被激活的所有多个存储器单元之间进行选择(例如，响应于来自全局行驱动器201的信号)且激活在被寻址的行中的多个存储器单元的所选择子行(例如，响应于屏蔽寄存器204中的经锁存子行条目)。在若干个实施例中，在被寻址的行中被激活的所有存储器单元可为默认模式选择。可响应于由主机211通过控制总线254而提供的模式信号而执行模式寄存器238中的模式之间的选择。

在默认模式中，控制器240可引导经由全局行驱动器201而被发送到行的所有子行驱动器(例如，子行驱动器105-0、105-2、...、105-n-1)的信号来激活所有对应子行(例如，图1中对应于行107的子行108-1、108-2、...、108-n-1)。可通过选择用于激活所述行中的与屏蔽寄存器204中的经锁存子行条目一致的所选择子行的模式而克服此默认模式。响应于选择使用屏蔽寄存器204中的经锁存子行条目，控制器240可发送对应于经锁存子行条目的信号来抑制激活所述行的特定子行驱动器。可通过以下操作而执行抑制或阻止激活特定子行驱动器：越权控制及/或取消来自全局行驱动器201的信号及/或停用特定子行驱动器以免被激活(例如，通过取消选择用于激活子行驱动器的门，如进一步结合图4所描述)。抑制对特定子行驱动器的激活可阻止激活对应子行并阻止从所述对应子行存取数据值。来自被激活的子行的数据值可借此包含被选择用于在将对其执行的操作中进行处理的数据值。

在若干个实施例中，存储器装置(例如，如在220处所展示且结合图2所描述)可包含存储器单元的行内的多个子行(例如，如分别在108及107处所展示，且结合图1所描述)及控制器(例如，如在240处所展示且结合图2所描述)，所述控制器经配置以可选择地对多个子行中的每一子行进行寻址并管理所述每一子行的激活状态。存储器装置220可进一步包含耦合到控制器240的子行驱动器电路(例如，如结合图1中的子行驱动器105、图4中的子行解码器427、图2中的子行驱动器电路205及本文中别处所描述)。子行驱动器电路可经配置以至少部分地基于来自控制器240的信令而将多个子行中的一或多个子行(例如，子行108-0、108-1、...、108-n-1中的一或多者)维持处于激活状态中。

如本文中所描述，子行的激活状态可包含子行处于作用状态中或处于非作用状态中。作用状态打算至少意指子行及其中的存储器单元可由感测电路(例如，展示为图2中的读取/锁存电路250及/或图5中的506处所展示的感测放大器)存取。非作用状态打算至少意指子行及其中的存储器单元不可由感测电路存取。

举例来说，在若干个实施例中，控制器240可经配置以可选择地对行中的特定位置处(例如，行107中的子行108-0、108-1、...、108-n-1中的任何一或多者的位置处)的子行进行寻址并引导所述子行保持为非作用的。在若干个实施例中，可选择地进行寻址可为使用与多个行中的特定行对应的行地址且可经由子行的指示符(例如，包含于行地址中及/或伴随所述行地址)而引导所述行中的特定位置处的子行保持为非作用的，所述指示符包含用以引导所述子行保持为非作用的信号(例如，与用以引导所述子行被激活的另一信号相对比)。控制器可耦合到经配置以抑制对特定位置处的子行的激活的子行驱动器电路105、205。

如本文中所描述，屏蔽寄存器(例如，分别如在104及204处所展示且结合图1及2所描述)可经配置以使得能够管理多个子行的激活状态。控制器240可进一步经配置以至少部分地基于通过屏蔽寄存器204的启用而管理多个子行的激活状态(例如，通过从控制器240发送的若干个地址、指示符及/或信号)。举例来说，在若干个实施例中，屏蔽寄存器204可经配置以使得能够从多个子行当中选择子行来保持为非作用的且控制器可经配置以引导经由屏蔽寄存器而选择的子行保持为非作用的。

如本文中所描述，全局行驱动器(例如，分别如在101及201处所展示且结合图1及2所描述)可经配置以经由第一子行驱动器而将多个子行中的第一子行维持处于第一激活状态(例如，作用)中，且经由第二子行驱动器而将多个子行中的第二子行维持处于第一激活状态中。举例来说，全局行驱动器201可经配置以引导经由第一子行驱动器而激活特定位置处的子行且经由第二子行驱动器而激活不同位置处的子行。在若干个实施例中，全局行驱动器201可引导所有子行108-0、108-1、...、108-n-1经由子行驱动器电路中的对应且经耦合子行驱动器105-0、105-1、...、105-n-1而被激活。

屏蔽寄存器204可经配置以可选择地锁存从多个子行当中的若干个选择(例如，由主机211及/或用户提供)来保持处于第二激活状态(例如，非作用)中。经锁存第二激活状态可响应于所述经锁存若干个选择而经由取消选择(例如，撤销激活)第一子行驱动器及第二子行驱动器来抑制第一激活状态。

子行驱动器电路205可包含耦合到特定位置处的一或多个子行的子行驱动器。举例来说，在若干个实施例中，子行驱动器105-1可仅耦合到子行108-1。在若干个其它实施例中，子行驱动器105-1可耦合到子行108-1及子行108-0两者及/或子行108-2，以及耦合到给定子行驱动器的其它可能组合及/或数目的子行。子行驱动器中的每一者可经配置以控制对一或多个子行的激活。子行驱动器电路205可进一步包含耦合到特定位置处的一或多个子行及/或子行驱动器的子行解码器(例如，如在427处所展示且结合图4所描述)。子行解码器可经配置以至少部分地基于一或多个子行的激活状态而对来自控制器的信号进行解码。举例来说，来自控制器的信号可经解码以激活目前非作用子行驱动器以便激活目前非作用经耦合子行。替代地，子行解码器可经配置以对来自控制器的信号进行解码来确定是否通过撤销激活子行驱动器而抑制对子行的激活。举例来说，来自控制器的信号可经解码以撤销激活目前作用子行驱动器以便撤销激活目前作用经耦合子行。

子行驱动器电路205可包含耦合到行107内的特定位置处的子行中的一者(例如，108-0)的第一子行驱动器(例如，子行驱动器105-0)及耦合到行107内的不同位置处的对应子行中的另一者(例如，子行108-1、108-2、...、108-n-1中的任一者)的第二子行驱动器(例如，子行驱动器105-1、105-2、...、105-n-1中的任一者)。第一子行驱动器及第二子行驱动器可各自经配置以响应于来自控制器240的信令而抑制对应子行的激活。

控制器240可经配置以可选择地对特定位置处的子行(例如，子行108-0)进行寻址并响应于抑制对第一子行驱动器(例如，子行驱动器105-0)的激活的信令而引导所述子行保持为非作用的。以组合方式，控制器240可经配置以可选择地对不同位置处的子行(例如，子行108-1、108-2、...、108-n-1中的任一者)进行寻址并响应于抑制对第二子行驱动器(例如，子行驱动器105-1、105-2、...、105-n-1中的任一者)的激活的信令而引导所述子行保持为非作用的。因此，(例如，均为子行驱动器105-0、105-1、...、105-n-1中的)第一子行驱动器及第二子行驱动器各自经配置以响应于来自控制器的信令而被撤销激活。

如图1中所图解说明，行驱动器电路205可包含多个子行驱动器105-0、105-1、...、105-n-1，且所述多个子行驱动器中的每一子行驱动器可耦合到多个子行108-1、108-2、...、108-n-1中的相应一者。多个子行驱动器可定位于多个子行中的若干个子行之间。举例来说，子行驱动器105-0定位于子行108-0与108-1之间，子行驱动器105-1定位于子行108-1与108-2之间，且子行驱动器105-2定位于子行108-2与108-n-1之间。然而，当子行108-n-1为行107中的最后子行时，子行解码器105-n-1可为最后子行解码器且因此可并不介于两个子行之间。在若干个实施例中，本文中所描述的多个子行可各自包含预定数目个存储器单元，此在子行中的每一者中可为相同的或可在不同子行之间变化。

图3是根据本发明的若干个实施例的存储器装置220的部分的存储体区段323的框图。举例来说，存储体区段323可表示与存储器装置的存储体221对应的多个存储体区段中的一者。存储体架构可包含多个列(例如，如图3中所展示的“x”个列322)。另外，存储体区段323可被划分成多个子阵列325-0(子阵列0)、325-1(子阵列1)、...、325-n-1(子阵列325-n-1)，所述多个子阵列可由可包含感测放大器群组(例如，集合)的相应放大区域分离。感测放大器群组可被称为感测放大器条带或读取/锁存条带。举例来说，如图3中所展示，子阵列325-0、325-1、...、325-n-1中的每一者具有与其相关联的读取/锁存条带(例如，分别324-0、324-1、...、324-n-1)。

存储体221或存储体区段323可包含64个子阵列、128个子阵列、256个子阵列、512个子阵列，以及各种其它可能数目个子阵列。然而，实施例并不如此受限制，使得存储体的一些实施例可具有不同于刚刚呈现的数目个子阵列。在若干个实施例中，子阵列可在每一子阵列中具有相同数目个行(例如，256个行、512个行、1024个行、2048个行，以及各种其它可能数目个行)。然而，实施例并不如此受限制，使得存储体或存储体区段内的多个子阵列中的至少一些子阵列可具有不同数目个行。

每一列322经配置以耦合到读取/锁存电路250(例如，如结合图5进一步所描述)。如此，子阵列中的每一列可个别地耦合到感测放大器，所述感测放大器促成用于所述子阵列的一组感测放大器(例如，读取/锁存条带)。举例来说，如图3中所展示，存储体架构可包含各自具有读取/锁存电路250的读取/锁存条带0、读取/锁存条带1、...、读取/锁存条带n-1(例如，在124-0、124-1、...、124-n-1处所展示)，所述读取/锁存电路具有一组感测放大器，所述组感测放大器可在各种实施例中用作寄存器、高速缓冲存储器及数据缓冲。感测放大器(例如，如在506处所展示且结合图5所描述)可耦合到子阵列325-0、325-1、...、325-n-1中的每一列322。

子阵列325-0、325-1、...、325-n-1中的每一者可包含在存储器阵列(例如，分别如在230及530处所展示且结合图2及5所描述)内的相应多个行(例如，“y”个行319的相应群组)。如本文中所描述，多个子行308-0、308-1、...、308-n-1可形成于多个行319中的每一者内。在一些实施例中，所述多个行中的每一子行可包含相同数量的存储器单元。多个子行驱动器305-0、305-1、...、305-n-1可对应于多个子行中的相应者。举例来说，子行驱动器305-0可耦合到行319中的一个行中的子行308-0且子行驱动器305-1可耦合到行319中的同一行中的子行308-1等。然而，在若干个实施例中，子行驱动器305-0可耦合到行319中的多于一个行中(例如，子阵列325-0的所有行中或子阵列325-0、325-1、...、325-n-1的所有行中)的子行308-0。类似地，子行驱动器305-1、305-2、...、305-n-1可耦合到行319中的多于一个行中的对应子行308-1、308-2、...、308-n-1。

多个子行驱动器305中的若干个子行驱动器可定位于多个行319中的每一者的子行308之间。每一子行驱动器305可耦合到多个行319中的每一者中的多个子行中的一个子行308。预定数目个存储器单元(例如，128个、256个、512个、1024个或2048个存储器单元)可针对多个子行中的每一者将若干个子行驱动器分离。

图3中所展示的控制器340可至少表示及/或包含在240处所展示且结合图2所描述的控制器的功能性。举例来说，在若干个实施例中，控制器340可耦合到屏蔽寄存器304及/或模式寄存器340，所述屏蔽寄存器及/或所述模式寄存器可各自经配置以与结合图2所描述的对应屏蔽寄存器204及/或模式寄存器240一致地起作用。另外，屏蔽寄存器304及/或模式寄存器340可各自经配置以与用于多个子阵列(例如，325-0、325-1、...、325-n-1)中的多个行319中的每一者中的子行(例如，308-0、308-1、...、308-n-1)的子行驱动器(例如，305-0、305-1、...、305-n-1)及/或子行解码器(例如，如在427处所展示且结合图4所描述)互动(例如，对其进行控制)。

控制器340可经配置以将行激活信号提供到行(例如，经由全局行驱动器201)且响应于行激活信号经由由子行驱动器305接收的与多个子行308中的所选择子行对应的信号而抑制对所述多个子行中的所选择子行的激活。控制器可使用用于选择性激活(例如，激活或撤销激活)耦合到特定位置处的子行的子行驱动器的信号来对所述子行驱动器进行寻址。子行解码器(例如，作为子行驱动器电路205的一部分而耦合到所寻址子行驱动器)可经配置以对所述信号进行解码来选择或取消选择用于激活子行驱动器的门。举例来说，对所述信号进行解码并选择所述门可导致对经耦合子行驱动器的激活，而对所述信号进行解码并取消选择所述门可导致经耦合子行驱动器的撤销激活(例如，如进一步结合图4所描述)。因此，控制器340可经配置以可选择地对特定行进行寻址且引导所述行中的特定位置处的子行保持为非作用的。

屏蔽寄存器(例如，分别如在104、204及304处所展示且结合图1、2及3所描述)可经配置以使得能够选择一个子行及/或多个子行(例如，取决于哪一行正被寻址)来保持为非作用的。屏蔽寄存器可经配置以使得能够抑制对正被寻址的行中的存储器单元的所选择子行的激活且提供行地址，所述行地址包含对用于特定行中的特定子行的哪一子行驱动器被取消选择进行激活的指示。屏蔽寄存器可经配置以使得能够抑制对特定行中的多个子行的激活。举例来说，屏蔽寄存器可经配置以使得能够在特定行中的至少一个子行被激活的同时抑制对多个子行的激活。屏蔽寄存器可经配置以使得能够抑制对多个行中的每一者中的不同子行的激活。控制器340可经配置以引导(例如，经由信号)经由屏蔽寄存器而选择的一或多个子行保持为非作用的。在若干个实施例中，屏蔽寄存器可经配置以响应于特定位置处的子行保持为非作用的而抑制对所述子行执行刷新操作(例如，在dram配置中)且响应于不同位置处的子行被激活而促进对所述子行执行刷新操作。

如本文中所描述，可通过以下操作而对存储器装置(例如，如在220处所展示且结合图2所描述)进行操作：通过耦合到行(例如，从行319中选择的一个行)内的多个子行中的第一子行(例如，308-0)的第一子行驱动器(例如，305-0)而接收第一信号(例如，从控制器340，如通过屏蔽寄存器304及/或模式寄存器338而实现)。因此，可响应于接收到第一信号而取消选择对第一子行驱动器305-0的激活以抑制对第一子行308-0的激活(例如，如进一步结合图4所描述)。可通过耦合到多个子行中的第二子行(例如，308-1、308-2、...、308-n-1中的一或多者)的第二子行驱动器(例如，305-1、306-2、...、305-n-1中的一或多者)而接收第二信号(例如，经由全局行驱动器201从控制器340接收)。因此，可响应于接收到第二信号而选择对第二子行驱动器的激活以激活第二子行。

可响应于抑制对第一子行的激活而阻止通过耦合到多个存储器单元的感测放大器而存取所述第一子行的多个存储器单元(例如，如结合图5所描述)。可通过阻止存取存储器单元而阻止由感测放大器存储对应于多个存储器单元的数据值。

因此，响应于抑制对若干个子行的激活，可阻止对所述若干个子行及其中的多个存储器单元的存取且还可阻止存储对应于所述若干个子行及其中的多个存储器单元的若干个数据值。通过抑制对子行的激活且因此阻止对子行的存取及对数据值的存储，可减少由存储器装置使用的能量(例如，用以实现所述存储器装置的操作的电力)的量。相对于在存储器装置的不同操作模式(例如，默认模式，如本文中所描述)中激活行内的所有多个子行所使用的能量，减少的能量使用量可对应于被抑制激活的子行的数目。

在被寻址的行内激活所有子行与符合标准及协议(例如，jedec、ddr3、ddr4等)的实施方案一致，所述实施方案一次激活存储器单元的完整行。然而，激活所有子行、存取所有子行及存储从所述子行存取的所有数据值可使用一定量的能量，所述量可针对仅存取行中的子行的子集及对存储于所述子集中的数据值执行操作而减少(例如，为不必要的)。因此，本文中所描述的独立子行寻址(例如，利用屏蔽寄存器、模式寄存器、子行寻址电路及信令路径等)可通过以下操作而提供技术优点：使得通过对由行的若干个子行存储的数据值的特定子集执行操作所消耗的能量能够更紧密地对应于数据值的所述特定子集的大小。

然而，图1中所展示的每一子行驱动器105-0、105-1、...、105-n-1可具有单个连接(例如，个别地耦合到)对应子行108-0、108-1、...、108-n-1，但此耦合的实施例并不如此受限制。举例来说，图3中所展示的子行驱动器电路305-0、305-1、...、305-n-1可对应于图1中所展示的子行驱动器电路105-0、105-1、...、105-n-1，在于可存在耦合到子阵列325-0、325-1、...、325-n-1中的每一者的行319中的每一者中的子行308-0、308-1、...、308-n-1中的每一者的不同子行驱动器及/或不同子行解码器。替代地，子行驱动器电路305-0、305-1、...、305-n-1可为如下电路：跨越子阵列而延伸(例如，在子阵列325-0中，在与其中的行319中的每一者垂直的列322的方向上)，使得每一子行驱动器(例如，305-0)可具有多个连接，以便个别地耦合到行319中的每一者中的子行(例如，308-0)。

图3展示若干个列322，所述若干个列针对每一行319的每一子行308-0、308-1、...、308-n-1包含对应数目个存储器单元(例如，图5中所图解说明的存储器阵列530的存储器单元)。可在每一子阵列中存在多个行，其中每一行可包含对应于相应列的多个存储器单元。通过实例而非限制方式，由对应子行驱动器电路(例如，子行驱动器及/或子行解码器305-0、305-1、...、305-n-1)分离并耦合到所述对应子行驱动器电路的每一子行308中的列及/或存储器单元的数目在图3中展示为十(10)个。举例来说，在由对应子行驱动器电路305分离并耦合到所述对应子行驱动器电路的每一子行308中可存在128个、256个、512个、1024个或2048个列及/或存储器单元以及其它可能性。在若干个实施例中，子行中的一些子行可包含与其它子行不同的数目个列及/或存储器单元。举例来说，子阵列325-0的子行可经配置以包含与子阵列325-1、325-2、...、325-n-1中的一或多者的子行(其也可彼此不同)不同的数目个列及/或存储器单元。因此，在若干个实施例中，当每一行具有相同数目个列及/或存储器单元时，可在不同行中存在不同数目个子行。可针对每一对应子阵列325-0、325-1、...、325-n-1而将读取/锁存条带324-0、324-0、...、324-n-1中的感测电路(例如，如在图5中的506处所展示的感测放大器)的间隔及/或耦合调整为适合于由对应子行驱动器电路305分离及/或耦合到所述对应子行驱动器电路的每一子行中的列及/或存储器单元的数目。

控制器340可经配置(如在341处所展示)以将数据(例如，如从主机211所接收)提供到存储体221、存储体区段323、行319及/或子行308，及/或从所述存储体、存储体区段、行及/或子行检索及/或存取数据。图3中所图解说明的存储体区段323展示通向耦合到存储器装置220的控制器340及/或i/o电路244的主机211的dramdq的数据总线356。

图4是图解说明根据本发明的若干个实施例的用于子行寻址的电路的示意图。如图4中所展示，在若干个实施例中，用于子行寻址的电路可包含全局行驱动器401(例如，分别如在101及201处所展示且结合图1及2所描述)。全局行驱动器401可经由连接到(例如，耦合到)行及所述行中的子行中的每一者的全局行线426而可选择地发送激活信号，去往子行中的每一者的激活信号能够被抑制(例如，越权控制、取消)，如本文中所描述。举例来说，每一全局行线426可能耦合到促成行的形成的子行(例如，子行408-0、408-1等)中的每一者。在各种实施例中，可存在(举例来说)在(例如，具有16个垫层的子阵列的)若干个垫层中的每一者中垂直地定位(在彼此上方及/或下方)的64个、128个、256个、512个或1024个子行。

在一些实施例中，全局行驱动器401可耦合到若干个全局行线426，所述若干个全局行线个别地耦合到每个行/子行以一次激活一个行/子行。每一全局行线426可经配置以载运从全局行驱动器401发送到所选择行以及所选择子行的子行驱动器(例如，如在405-0、405-1等处所展示)的激活信号(例如，具有二进制值1)。举例来说，可将激活信号发送到对应于(例如，耦合到)相应子行408-0、408-1中的每一者的子行驱动器405-0、405-1中的若干个门428(例如，经配置以基于两个二进制值的输入而执行布林“与”函数(booleanandfunction)的逻辑门)。

在若干个实施例中，如图4中所展示，可存在耦合到每一子行驱动器405的子行解码器427。经耦合子行解码器427与子行驱动器405促成或可为205处所展示且结合图2所描述的子行驱动器电路。举例来说，子行解码器427-0可耦合到子行驱动器405-0且子行解码器427-1可耦合到子行驱动器405-1等。每一子行解码器427可耦合到对应子行驱动器405以将信号提供到门428(例如，逻辑门)，从而与对应于在屏蔽寄存器(例如，如在304处所展示且结合图3及本文中别处所描述)中所存储的特定子行地址的条目一致地来可选择地停用对可能经由来自全局行驱动器401的激活信号而激活的行的一或多个子行408的激活。

举例来说，每一子行驱动器405的每一子行解码器427可经配置以允许选择将可能经由来自全局行驱动器401的信号而激活的子行中的任一者。可与存储于屏蔽寄存器304中的条目一致地来进行所述选择。使用耦合到(举例来说)门428(例如，“与”逻辑门)的适当配置的电路，可将信号发送到子行驱动器405来可选择地停用对将经由来自全局行驱动器401的激活信号而激活的特定子行的激活(例如，取消选择所述特定子行)。举例来说，可将具有二进制值1的激活信号从全局行驱动器401发送到“与”逻辑门且可将信号(例如，具有二进制值1的第一信号)作为第二输入从子行解码器427发送到“与”逻辑门以取消选择对可能经由来自全局行驱动器401的激活信号而激活的行的特定子行408的激活。

在若干个实施例中，当针对特定子行不存在存储于屏蔽寄存器304中的条目时，可将信号(例如，具有二进制值0的第二信号)作为第二输入从子行解码器427发送到“与”逻辑门，以便结合来自全局行驱动器401的激活信号而选择对行的特定子行408的激活。在一些实施例中，当针对特定子行不存在存储于屏蔽寄存器304中的条目时，可不将信号作为第二输入从子行解码器427发送到“与”逻辑门。在此实例中，可将具有二进制值0的默认信号输入到“与”逻辑门以结合来自全局行驱动器401的激活信号而选择对行的特定子行408的激活。

在一些实施例中，来自全局行驱动器401的每一全局行线426可耦合到多个(例如，2个、4个、6个、16个等)行，连同对应子行(例如，以克服全局行线426的可能拥挤及/或有限区)。举例来说，每一全局行线426可耦合到16个垫层中的每一者中的多个子行(例如，在彼此上方及/或下方的512个子行)当中的一系列四个子行。接着，来自全局行驱动器401的激活信号可能经由适当子行驱动器405而激活16个垫层中的每一者中的耦合到特定全局行线426的所有四个子行。在此实施例中，子行解码器427的电路可经配置以经由子行驱动器405而确定并引导可能经激活子行中的一或多者的适当经停用激活(例如，基于存储于屏蔽寄存器304中的条目)。

图5是根据本发明的若干个实施例的存储器装置的部分的示意图。图5图解说明包含各自耦合到感测放大器506的以折叠式dram配置的1t1c存储器单元的实例。然而，实施例并不如此受限制，使得一些实施例可具有以2t2c配置或3t配置的存储器单元。

在图5中所图解说明的实施例中，存储器阵列530是存储器单元的阵列(例如，dram阵列)，所述存储器单元可各自包含存取装置502(例如，晶体管)及存储元件503(例如，电容器、铁电电容器等)。存储器阵列530的存储器单元可被布置成通过存取线512-x(行x)、512-y(行y)等耦合的若干行(如在图1中的107处及图3中的319处所展示)，及通过互补感测线对数字(n-1)/数字(n-1)_、数字(n)/数字(n)_及数字(n+1)/数字(n+1)_等耦合的若干列。对应于每一对互补数据线的个别感测线可分别被称为感测线509-1(数字(n))及509-2(数字(n)_)。虽然在图5中仅展示三对互补感测线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外存储器单元列及/或感测线(例如，4,096个、8,192个、16,384个等)。如图5中所展示，特定存储器单元晶体管502的栅极可耦合到其对应存取线512-x、512-y等，第一源极/漏极区域可耦合到其对应感测线(例如，509-1(数字(n))、509-2(数字(n)_)，且特定存储器单元晶体管的第二源极/漏极区域可耦合到其对应电容器503。

存储器单元可耦合到不同感测线及/或存取线。举例来说，晶体管502-1的第一源极/漏极区域可耦合到感测线509-1，晶体管502-1的第二源极/漏极区域可耦合到电容器503-1，且晶体管502-1的栅极可耦合到存取线512-y。晶体管502-2的第一源极/漏极区域可耦合到感测线509-2，晶体管502-2的第二源极/漏极区域可耦合到电容器503-2，且晶体管502-2的栅极可耦合到存取线512-x。如图2中所展示的单元板可耦合到电容器503-1及503-2中的每一者。单元板可为共同节点，可在各种存储器阵列配置中将参考电压(例如，接地)施加到所述共同节点。在一些实例(例如利用铁电电容器的实例)中，单元板可耦合到电压源且可在对存储器单元进行存取操作时被通电。

如本文中所描述，晶体管502及电容器503可促成在存储器阵列530的单个行中形成耦合到互补感测线(例如，感测线509-1及509-2)的互补存储器单元对。从存储器单元(例如，在读取操作中)感测的数据值(例如，电压)的数目可对应于与(举例来说)图3中所展示并结合图3所描述的子阵列325的行相交的存储器单元列及/或感测线对的数目(例如，4,096个、8,192个、16,384个等)。

图5中所图解说明的存储器阵列530耦合到感测电路(例如，展示为图2中的读取/锁存电路250且结合图1中的读取/锁存条带124及图3中的读取/锁存条带324所描述)。在若干个实施例中，读取/锁存电路可包含对应于相应存储器单元列(例如，耦合到相应互补感测线对509-1、509-2)的感测放大器506。感测放大器506可操作以确定存储于所选择存储器单元中的数据值(例如，逻辑状态)。感测放大器506可包含交叉耦合的锁存器(未展示)。感测放大器506可耦合到可经配置以平衡感测线509-1、509-2的平衡电路(未展示)。

多个感测放大器(例如，如在506处所展示)可耦合到存储器阵列530的相应多个列(例如，如在322处所展示且结合图3所描述)(例如，经由感测线509-1、509-2)。特定位置处的子行(例如，行319中的一者中的子行308-0)保持为非作用的可阻止通过与所述子行的多个存储器单元对应的感测放大器而对所述多个存储器单元进行存取。阻止对所述子行的存储器单元进行存取可阻止通过与所述多个存储器单元对应的多个感测放大器而存储若干个数据值。

图6是根据本发明的若干个实施例的用于子行寻址的方法660的实施例的流程图。除非明确陈述，否则本文中所描述的方法元素并不约束于特定次序或序列。另外，可在相同或大体上相同时间点执行本文中所描述的若干个方法实施例或其元素。

在框661处，方法660可包含通过耦合到存储器单元的行内的多个子行中的第一子行的第一子行驱动器而接收第一信号。在若干个实施例中，框661的操作可由子行驱动器105、305或405(例如，如结合图1、3及4所描述)执行。每一子行驱动器可个别地耦合到存储器单元(例如，如结合图1及3所描述)的行107或319中的相应子行108、308或408(例如，如结合图1、3及4所描述)。

在框662处，方法660可包含响应于接收到第一信号而取消选择对第一子行驱动器的激活以抑制对第一子行的激活。在若干个实施例中，框662的操作可由子行解码器(例如，子行解码器427-0)执行(例如，如结合图4所描述)，所述子行解码器经配置以对信号进行解码来确定是否通过撤销激活经耦合子行驱动器(例如，子行驱动器405-0)而抑制对子行(例如，子行428-0)的激活。在若干个实施例中，第一信号可经解码以抑制(例如，阻止)对目前非作用子行驱动器的激活以便抑制对目前非作用经耦合子行的激活或撤销激活目前作用子行驱动器，以撤销激活目前作用经耦合子行。每一子行解码器427可耦合到对应子行驱动器405以将信号提供到门428来(例如，取消选择)抑制对可能经由来自全局行驱动器101、201或401(例如，如结合图1、2及4所描述)的激活信号而激活的子行408的激活。

在框663处，方法660可包含通过耦合到多个子行中的第二子行(例如，子行408-1)的第二子行驱动器(例如，子行驱动器405-1)而接收第二信号。可通过全局行驱动器401而将第二信号发送到第二子行驱动器。

在框664处，方法660可包含响应于接收到第二信号而选择对第二子行驱动器405-1的激活以激活第二子行408-1。在若干个实施例中，(例如，在不存在用以抑制对第二子行408-1的激活的第一信号的情况下)，去往第二子行驱动器405-1的门428的第二信号可选择对第二子行408-1的激活。因此，可响应于接收到第二信号而选择对第二子行驱动器405-1的激活以激活第二子行408-1。

如本文中所使用，序数定位用于在相应元件群组内的元件的相对位置之间进行区分。举例来说，存储器单元的行可各自包含一系列16个子行(例如，子行0到子行15)。在此实例中，来自特定行的子行0(例如，特定行的第一子行)具有与所述行的子行1到15中的任一者(例如，最后行)不同的序数位置。然而，除非上下文另外明确规定，否则本文中所使用的例如“第一”及“第二”等序数词并非打算指示元件的特定序数位置。举例来说，考虑具有特定行内的子行0的序数位置的子行及具有子行4的序数位置的不同子行。在此实例中，子行0可被称为“第一”子行且子行4可被称为“第二”子行，尽管其不具有子行2的序数位置。替代地，子行4可被称为“第一”子行且子行0可被称为“第二”子行。

在本发明的以上详细描述中，参考形成本发明的一部分的附图，且在附图中以图解说明的方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及结构改变。

如本文中所使用，例如“x”、“y”、“n”、“m”等标志符(特定来说关于图式中的参考编号)指示可包含如此标记的若干个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性的。如本文中所使用，除非上下文另外明确规定，否则单数形式“一(a、an)”及“所述(the)”包含单数及复数指示物，“若干个”、“至少一个”及“一或多个”也如此(例如，若干个存储器阵列可指代一或多个存储器阵列)，而“多个”打算指代多于一个此类事物。此外，贯穿本申请案，词语“可(can)”及“可(may)”在许可意义上(即，具有可能性、能够…)而非在强制意义上(即，必须)使用。术语“包含(include)”及其派生词意指“包含，但不限于”。术语“耦合(coupled)”及“耦合(coupling)”意指物理上直接或间接连接以用于视上下文情况而存取及/或移动(传输)指令(例如，控制信号、地址信号等)及数据。术语“数据”及“数据值”在本文中可互换地使用且可视上下文情况而具有相同含义(例如，一或多个数据单元或“位”)。

尽管已在本文中图解说明及描述包含读取/锁存电路、感测放大器、读取/锁存条带、子行驱动器电路、子行驱动器、子行解码器、屏蔽寄存器、模式寄存器及/或多路复用器以及本文中所展示及描述的用于子行寻址的其它电路的各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中所明确陈述的那些组合。读取/锁存电路、感测放大器、读取/锁存条带、子行驱动器电路、子行驱动器、子行解码器、屏蔽寄存器、模式寄存器及/或多路复用器以及本文中所揭示的用于子行寻址的其它电路的其它组合及配置明显包含于本发明的范围内。

虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，可以经计算以实现相同结果的布置来取代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的修改或变化形式。应理解，已以说明性方式而非限制性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。

在前述实施方式中，出于简化本发明的目的，将一些特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。