读取余量控制电路、包括其的存储器控制器和电子设备的制作方法

本申请要求于2018年1月10日向韩国专利局提交的第10-2018-0003172号韩国专利申请的优先权，其全部内容通过引用结合于此。

与本公开一致的装置、设备和制品涉及读取余量控制电路、包括该读取余量控制电路的存储器控制器以及电子设备，并且更具体地，涉及确定数据有效窗口的读取余量控制电路、包括该读取余量控制电路的存储器控制器和电子设备。

背景技术：

存储设备可以基于时钟处理从存储器控制器发送的命令。存储设备可以响应于存储器控制器的读取命令输出数据输入/输出信号和数据选通信号。在发出读取命令之后，存储器控制器可以基于数据选通信号对数据输入/输出信号进行采样。

采样点可以通过存储器控制器和存储设备之间的训练被放置在数据输入/输出信号的数据有效窗口的中心。然而，如果诸如电压和温度的操作条件改变，则从存储设备输出的数据输入/输出信号或数据选通信号可能被移位，因此，采样点可能没有被放置在数据有效窗口的中心。在调整采样点时，存储器控制器无法访问存储设备。因此，需要缩短调整采样点所花费的时间。

技术实现要素：

一个方面是提供用于确定数据有效窗口的读取余量控制电路、包括该读取余量控制电路的存储器控制器以及电子设备。

根据示例性实施例的一方面，一种读取余量控制电路可以包括：延迟电路，被配置为延迟数据输入/输出信号并生成彼此具有不同相位的多个延迟信号；采样器，被配置为基于数据选通信号对多个延迟信号进行采样，以生成多个采样值；以及确定器，被配置为基于多个采样值来确定数据输入/输出信号的数据有效窗口。

根据示例性实施例的另一方面，一种存储器控制器可以包括：延迟电路，被配置为延迟从存储设备发送的数据输入/输出信号，以生成第一延迟信号、延迟少于第一延迟信号的多个第二延迟信号以及延迟多于第一延迟信号的多个第三延迟信号；采样器，被配置为在从存储设备发送的数据选通信号的上升沿处对第一延迟信号、多个第二延迟信号和多个第三延迟信号进行采样，并且在数据选通信号的下降沿处对第一延迟信号、多个第二延迟信号和多个第三延迟信号进行采样；以及确定器，被配置为基于在上升沿和下降沿分别被采样的第一延迟信号的第一上升采样值和第一下降采样值确定数据输入/输出信号的数据有效窗口。

根据示例性实施例的另一方面，一种电子设备可以包括：存储设备，被配置为生成数据输入/输出信号和与数据输入/输出信号同步的数据选通信号；以及存储器控制器，被配置为通过延迟数据输入/输出信号来生成具有不同相位的多个延迟信号，通过基于数据选通信号对多个延迟信号进行采样来生成多个采样值，并基于多个采样值来确定数据输入/输出信号的数据有效窗口。

附图说明

通过参照附图详细描述本发明的示例性实施例，上述和其他方面将变得显而易见，在附图中：

图1是示出根据示例性实施例的读取余量控制电路的框图；

图2是示出图1的读取余量控制电路的延迟电路的方框图；

图3是示出根据示例性实施例的图2的延迟电路的延迟级的框图；

图4是示出根据另一示例性实施例的图2的延迟电路的延迟级的框图；

图5是示出根据示例性实施例的图1的读取余量控制电路的采样器的框图；

图6是示出根据示例性实施例的图1的读取余量控制电路的确定器的框图；

图7至图9是示出图2的延迟电路的延迟信号和图6的确定器的左奇偶校验信号和右奇偶校验信号的视图；

图10至图11是示出图2的延迟电路的延迟信号和图6的确定器的左奇偶校验信号和右奇偶校验信号的视图；

图12是示出根据另一示例性实施例的读取余量控制电路的框图；

图13和图14是示出根据示例性实施例的通过图12的读取余量控制电路滑动数据输入/输出信号的数据有效窗口的示例的视图；

图15是示出根据示例性实施例的用于控制数据输入/输出信号的读取余量的操作的流程图；

图16是示出根据另一示例性实施例的读取余量控制电路的框图；

图17是示出图16的读取余量控制电路的采样器的框图；

图18是示出图16的读取余量控制电路的第一比较器和第二比较器的框图；

图19是示出根据示例性实施例的存储系统的框图；

图20是示出根据示例性实施例的计算设备的框图；以及

图21是示出根据示例性实施例的电子设备的框图。

具体实施方式

下面，可以详细地并且清楚地描述示例性实施例，使得本领域普通技术人员可以容易地实现本发明构思。

图1是示出根据示例性实施例的读取余量控制电路的框图。读取余量控制电路100可以包括延迟电路110、采样器120和确定器130。读取余量控制电路100可以接收数据输入/输出信号dq和数据选通信号dqs并且可以确定数据有效窗口。

可以通过接收读取命令的存储设备响应于读取命令生成数据输入/输出信号dq。读数据可以被包括在数据输入/输出信号dq中。数据选通信号dqs可以由存储设备生成，并且可以用于对数据输入/输出信号dq进行采样。由于读取余量控制电路100接收从存储设备输出的数据输入/输出信号dq和数据选通信号dqs并确定数据有效窗口，因此读取余量控制电路100可以被称为“存储器控制器”。

数据输入/输出信号dq可以与数据选通信号dqs同步。数据有效窗口可以指示基于数据选通信号dqs有效地采样数据输入/输出信号dq的时段。例如，数据有效窗口可以指示读取余量是否足够。

延迟电路110可以接收数据输入/输出信号dq。延迟电路110可以延迟数据输入/输出信号dq并且可以生成延迟信号。例如，由延迟电路110延迟的延迟信号的相位可以彼此不同。延迟电路110可以称为“延迟线”。

采样器120可以基于数据选通信号dqs对从延迟电路110输出的延迟信号分别进行采样。采样器120可以通过采样生成延迟信号的采样值。在此，采样值可以包括在数据选通信号dqs的上升沿或下降沿捕获的延迟信号的逻辑值。例如，延迟信号的逻辑值可以基于存储在存储设备中的数据。

在一些示例性实施例中，数据选通信号dqs被示为以单端方式发送，但是数据选通信号dqs可以以差分方式发送。也就是说，采样器120可以基于正数据选通信号pdqs(未示出)和负数据选通信号ndqs(未示出)分别采样延迟信号。此外，存储设备可以以双倍数据速率发送数据输入/输出信号dq，并且数据输入/输出信号dq可以在数据选通信号dqs的上升沿和下降沿两者被采样。

确定器130可以基于由采样器120采样的采样值来确定数据有效窗口。确定器130可以确定采样点被放置在数据有效窗口中的何处。确定器130的确定结果可以用于调整数据输入/输出信号dq或数据选通信号dqs，使得采样点位于数据有效窗口的中心。在此，采样点可以指示用于对数据输入/输出信号dq进行采样的数据选通信号dqs的边缘被放置的点。

在一些示例性实施例中，确定器130可以基于由采样器120采样的、延迟电路110的延迟信号中的中心延迟信号的采样值来确定数据有效窗口。在此，中心延迟信号表示当延迟信号按延迟量的顺序排列时放置在中心的信号。

通常，在接收响应于读取命令从存储设备输出的读取数据之前，可以对从存储设备输出的数据输入/输出信号dq和数据选通信号dqs执行训练。采样点可以通过训练被放置在数据有效窗口的中心。

然而，由于电压或温度变化，数据输入/输出信号dq或数据选通信号dqs可能在访问存储设备时被移位，因此，读取余量或数据有效窗口可能减小。因此，即使在训练之后，用于控制存储设备的存储器控制器也可以调整数据输入/输出信号dq或数据选通信号dqs，使得采样点位于数据有效窗口的中心。

为了确定数据有效窗口，相关技术的存储器控制器可以例如在改变采样点的同时重复采样数据输入/输出信号dq。也就是说，为了改变采样点，现有技术的存储器控制器可以向数据选通信号dqs施加偏移，并且可以重复发出读取命令。然而，由于迭代读取命令，确定数据有效窗口所花费的时间可能增加。

根据示例性实施例，读取余量控制电路100可以通过一个读取命令通过基于数据选通信号dqs对数据输入/输出信号dq的延迟信号进行采样来确定数据有效窗口。也就是说，读取余量控制电路100可以确定数据有效窗口，而不必以迭代方式重复发出读取命令(即，不使用迭代读取命令)。

图2是示出图1的读取余量控制电路的延迟电路的框图。延迟电路110可以包括串联或级联连接的第一延迟级111_1至第n+1延迟级111_n+1。第一延迟级111_1至第n+1延迟级111_n+1可以实现为彼此相同。在此，“n”是2或更大的整数，并且第一延迟级111_1至第n+1延迟级111_n+1的数量不限于图3中所示的数量。例如，当第一延迟级111_1至第n+1延迟级111_n+1的数量增加时，读取余量控制电路100确定的数据有效窗口的大小可以增加。

第一延迟级111_1可以基于选择信号sel来延迟数据输入/输出信号dq并且可以延迟第二延迟级111_2的返回信号。第一延迟级111_1可以基于选择信号sel返回数据输入/输出信号dq。

第二延迟级111_2可以延迟由第一延迟级111_1延迟的信号，并且可以基于选择信号sel延迟第三延迟级111_3的返回信号。第二延迟级111_2可以基于选择信号sel返回由第一延迟级111_1延迟的信号。第三延迟级111_3至第n+1延迟级111_n+1中的每一个可以基本上类似于第二延迟级111_2操作。

在一些示例性实施例中，选择信号sel可以包括n+1个比特，其数量与第一延迟级111_1至第n+1延迟级111_n+1的数量相同。n+1比特中的每一个可以包括第一逻辑值(例如，逻辑“0”)或第二逻辑值(例如，逻辑“1”)。例如，接收第一逻辑值的延迟级可以向下一个延迟级输出从先前延迟级发送的延迟信号。相反，接收第二逻辑值的延迟级可以向先前延迟级返回从先前延迟级发送的延迟信号。第一延迟级111_1至第n+1延迟级至111_n+1中的一个可以接收具有第二逻辑值的选择信号sel的比特，并且其余延迟级可以接收具有第一逻辑值的选择信号sel的比特。

图2示出第n+1延迟级111_n+1向第七延迟级111_7返回从第七延迟级111_7发送的延迟信号。然而，除了第n+1延迟级111_n+1之外的第一延迟级111_1至第七延迟级111_7中的任何一个可以向先前级返回从先前级发送的延迟信号。

从第n+1延迟级111_n+1返回的信号可以顺次地通过第七延迟级111_7至第一延迟级111_1。第一至第n延迟信号ds[1:n]可以分别从第二延迟级111_2至第n+1延迟级111_n+1输出。第六延迟信号ds[6]相对于第n延迟信号ds[n]可以进一步被延迟δt，并且第五延迟信号ds[5]相对于第六延迟信号ds[6]可以进一步被延迟δt。也就是说，第一至第n延迟信号ds[1:n]之间的延迟差可以是δt。δt可以指示第一延迟级111_1至第n+1延迟级111_n+1的传播延迟。可以根据δt确定第一至第n延迟信号ds[1:n]的相位差。当δt变得更小时，可以更精确地确定数据有效窗口。

图3是示出根据示例性实施例的图2的延迟电路的延迟级的框图。延迟级111可以是第一延迟级111_1至第n+1延迟级111_n+1中的一个。延迟级111可以包括反相器112和nand门113至115。

反相器112可以反转选择信号sel。nand门113可以延迟输入信号in，并且可以基于反相选择信号将通过信号pass输出到下一个延迟级。nand门114可以基于选择信号sel将输入信号in输出到nand门115。在此，输入信号in可以从先前延迟级发送。例如，如果选择信号sel包括第一逻辑值，则输入信号in可以被延迟并输出作为通过信号pass。如果选择信号sel包括第二逻辑值，则输入信号in可以被返回。

nand门115可以接收nand门114的输出和返回信号return，并且可以输出输出信号out。在此，返回信号return可以从下一个延迟级发送。例如，延迟级111的传播延迟(图2的δt)可以是nand门115的传播延迟。

图4是示出根据另一示例性实施例的图2的延迟电路的延迟级的框图。将参照图3描述图4。图4的延迟级111可以类似于图3的延迟级111操作。与图3的延迟级111不同，图4的延迟级111可以通过使用nor门而不是nand门来实现。由于延迟级111用nor门117至119而不是nand门实现，所以反相器116的输出可以被提供给nor门118。例如，延迟级111的传播延迟可以是nor门119的传播延迟。延迟级111的传播延迟可以是诸如nand门或nor门的逻辑门的传播延迟。

图5是示出根据示例性实施例的图1的读取余量控制电路的采样器的框图。将参照图1和图2描述图5。在图5中，假设图2的延迟电路110包括第一延迟级111_1至第八延迟级111_8，并且第一至第七延迟信号ds[1:7]分别从第二延迟级111_2至第八延迟级111_8输出(即，n为7)。

采样器120包括第一触发器121_1至第七触发器121_7。第一触发器121_1至第七触发器121_7可以在数据选通信号dqs的上升沿或下降沿采样第一至第七延迟信号ds[1:7]，并且可以输出第一至第七采样值s[1:7]。

在一些示例性实施例中，包括在采样器120中的第一触发器121_1至第七触发器121_7的数量可以与第一至第七延迟信号ds[1:7]的数量相同。当然，第一触发器121_1至第七触发器121_7的数量不限于图5中所示的数量。

在一些示例性实施例中，第一触发器121_1至第七触发器121_7可以被实现为彼此相同，并且可以以阵列的形式布置。类似于延迟电路110的第一延迟级111_1至第八延迟级111_8，第一触发器121_1至第七触发器121_7可以串联布置。第一触发器121_1至第七触发器121_7可以与延迟电路110相邻地布置，使得第一至第七延迟信号ds[1:7]的传输路径的长度彼此相同。在此，第一至第七延迟信号ds[1:7]的传输路径可以从第二延迟级111_2至第八延迟级111_8到第一触发器121_1至第七触发器121_7。

图6是示出根据示例性实施例的图1的读取余量控制电路的确定器的框图。将参照图1、图2和图5描述图6。在图6中，假设图2的延迟电路110包括第一延迟级111_1至第八延迟级111_8，并且第一至第七延迟信号ds[1:7]分别从第二延迟级111_2至第八延迟级111_8输出。第一至第七采样值s[1:7]可以是通过对第一至第七延迟信号ds[1:7]进行采样而获得的值。

确定器130可以将第四采样值s[4]与第一至第三采样值s[1:3]和第五至第七采样值s[5:7]中的每一个进行比较。第四采样值s[4]可以是通过对第四延迟信号ds[4]进行采样而获得的值，并且第四延迟信号ds[4]可以是第一至第七延迟信号ds[1:7]的中心延迟信号。也就是说，延迟电路110可以生成第四延迟信号ds[4]、比第四延迟信号ds[4]延迟更少(或者其总延迟量小于第四延迟信号ds[4]的延迟量)的第五到第七延迟信号ds[5:7]以及比第四延迟信号ds[4]延迟更多(或者其总延迟量大于第四延迟信号ds[4]的延迟量)的第一至第三延迟信号ds[1:3]。换句话说，第五到第七延迟信号ds[5:7]可以在第四延迟信号ds[4]之前，且第一到第三延迟信号ds[1:3]可以在第四延迟信号ds[4]之后。在此，在延迟电路110输出奇数延迟信号ds[1:n]的情况下，中心延迟信号可以是第(n+1)/2延迟信号ds[(n+1)/2]。

确定器130可以基于第四采样值s[4]确定数据有效窗口。确定器130可以确定第一至第三采样值s[1:3]中的每一个是否与第四采样值s[4]匹配。确定器130可以确定第五到第七采样值s[5:7]中的每一个是否与第四采样值s[4]匹配。为此，确定器130可以包括第一异或(xor)门131_1至第三异或(xor)门131_3以及第五xor门131_5至第七xor门131_7。

第一xor门131_1可以生成指示第一采样值s[1]是否与第四采样值s[4]匹配的第一左奇偶校验信号lp[1]。类似于上面的描述，第二xor门131_2和第三xor门131_3可以分别生成第二和第三左奇偶校验信号lp[2:3]，分别指示第二和第三采样值s[2:3]是否是与第四采样值s[4]匹配。作为将第一至第三采样值s[1:3]与第四采样值s[4]进行比较的结果而获得的第一至第三左奇偶校验信号lp[1:3]可以指示数据有效窗口的左有效窗口余量leftvwm(左vwm)。

第五xor门131_5可以生成指示第五采样值s[5]是否与第四采样值s[4]匹配的第一右奇偶校验信号rp[1]。类似于上面的描述，第六xor门131_6和第七xor门131_7可以分别生成第二和第三右奇偶校验信号rp[2:3]，分别指示第六和第七采样值s[6:7]是否是与第四采样值s[4]匹配。作为将第五到第七采样值s[5:7]与第四采样值s[4]进行比较的结果而获得的第一到第三右奇偶校验信号rp[1:3]可以指示数据有效窗口的右有效窗口余量rightvwm(右vwm)。

在一些示例性实施例中，奇偶校验信号处于第一逻辑状态的情况可以指示采样值彼此匹配，并且奇偶校验信号处于第二逻辑状态的情况可以指示采样值不彼此匹配。然而，在其他示例性实施例中，可以采用相反的方式，使得奇偶校验信号处于第二逻辑状态的情况可以指示采样值彼此匹配，以及奇偶校验信号处于第一逻辑状态的情况可以表示采样值彼此不匹配。

确定器130可以包括对第一至第七采样值s[1:7]执行异或(exclusiveor)运算或异或非(exclusivenor)运算的逻辑门。图6示出逻辑门是xor门的示例，但是在其他示例性实施例中，逻辑门可以用xnor门实现。可以根据采样值的数量来确定逻辑门的数量。

图7至图9是示出图2的延迟电路的延迟信号以及图6的确定器的左奇偶校验信号和右奇偶校验信号的视图。将一起参照图1、图2和图6描述图7至图9。假设从延迟电路110输出第一至第七延迟信号ds[1:7]。

第七延迟信号ds[7]的数据有效窗口可以在任何时段中形成。第六延迟信号ds[6]的数据有效窗口相对于第七延迟信号ds[7]的数据有效窗口可以延迟δt。如在以上描述中，第一至第五延迟信号ds[1:5]中的每一个的数据有效窗口可以被延迟δt。如上所述，δt可以指示延迟级的传播延迟。

第一到第七延迟信号ds[1:7]可以由采样器120在采样点处采样。第一至第三xor门131_1至131_3可以生成第一至第三左奇偶校验信号lp[1:3]。第五xor门131_5至第七xor门131_7可以生成第一至第三右奇偶校验信号rp[1:3]。

图7可以指示采样点位于第四延迟信号ds[4]的数据有效窗口的中心的情况。左有效窗口余量leftvwm和右有效窗口余量rightvwm相对于第四延迟信号ds[4]可以彼此相同。例如，采样点可以在第一到第七延迟信号ds[1:7]的所有数据有效窗口内。第一至第三采样值s[1:3]和第五至第七采样值s[5:7]中的每一个可以与第四采样值s[4]匹配。因此，第一至第三左奇偶校验信号lp[1:3]可以是“000”，并且第一至第三右奇偶校验信号rp[1:3]可以是“000”。在此，奇偶校验信号的逻辑值可以是示例性值。

图8可以指示采样点位于第四延迟信号ds[4]的数据有效窗口右侧的情况。右有效窗口余量rightvwm相对于第四延迟信号ds[4]可以小于左有效窗口余量leftvwm。例如，采样点可以在第一到第五延迟信号ds[1:5]的数据有效窗口内，并且可以在第六和第七延迟信号ds[6:7]的数据有效窗口之外。与参照图8给出的描述不同，采样点可以在第五到第七延迟信号ds[5:7]中的一个或多个的数据有效窗口之外。例如，在某些情况下，采样点可以在ds[7]的数据有效窗口之外，但是在ds[6]和ds[5]的数据有效窗口内(即，rp[1:3]＝001)，而在另一示例中，采样点可以在ds[5:7]的数据有效窗口之外(即，rp[1:3]＝111)。

在图8所示的示例中，第一至第三采样值s[1:3]中的每一个可以与第四采样值s[4]匹配。第一至第三左奇偶校验信号lp[1:3]可以是“000”。第五采样值s[5]可以与第四采样值s[4]匹配，但是第六和第七采样值s[6:7]可以不与第四采样值s[4]匹配。第一至第三右奇偶校验信号rp[1:3]可以是“011”。在此，奇偶校验信号的逻辑值可以是示例性值。可以通过第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]来确定采样点位于数据有效窗口的右侧。

图9可以指示采样点位于第四延迟信号ds[4]的数据有效窗口的左侧的情况。左有效窗口余量leftvwm相对于第四延迟信号ds[4]可以小于右有效窗口余量rightvwm。例如，采样点可以在第三到第七延迟信号ds[3:7]的数据有效窗口内，并且可以在第一和第二延迟信号ds[1:2]的数据有效窗口之外。与参照图9给出的描述不同，采样点可以在第一至第三延迟信号ds[1:3]中的一个或多个的数据有效窗口之外。例如，在某些情况下，采样点可能在ds[1]的数据有效窗口之外，但是在ds[2]和ds[3]的数据有效窗口内(即，lp[1:3]＝100)，而在另一示例中，采样点可以在ds[1:3]的数据有效窗口之外(即，lp[1:3]＝111)。

在图9所示的示例中，第五到第七采样值s[5:7]中的每一个可以与第四采样值s[4]匹配。第一到第三右奇偶校验信号rp[1:3]可以是“000”。第三采样值s[3]可以与第四采样值s[4]匹配，但是第一和第二采样值s[1:2]可以与第四采样值s[4]不匹配。第一至第三左奇偶校验信号lp[1:3]可以是“110”。在此，奇偶校验信号的逻辑值可以是示例性值。可以通过第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]来确定采样点位于数据有效窗口的左侧。

图10至图11是示出图2的延迟电路的延迟信号以及图6的确定器的左奇偶校验信号和右奇偶校验信号的视图，将参照图1、图2、图6和图7描述图10和图11。假设从延迟电路110输出第一至第七延迟信号ds[1:7]。

根据示例性实施例，关于图7至图9描述了采样点被放置在数据有效窗口中的各种示例。根据另一示例性实施例，可以确定数据有效窗口的大小(即，绝对数据有效窗口余量)。

图10可以指示图7的数据有效窗口的大小减少的情况。例如，采样点可以在第三到第五延迟信号ds[3:5]的数据有效窗口内，并且可以在第一延迟信号ds[1]、第二延迟信号ds[2]、第六延迟信号ds[6]和第七延迟信号ds[7]的数据有效窗口之外。第三和第五采样值s[3,5]中的每一个可以与第四采样值s[4]匹配，但是第一采样值s[1]、第二采样值s[2]、第六采样值s[6]和第七采样值s[7]可能与第四采样值s[4]不匹配。

因此，第一至第三左奇偶校验信号lp[1:3]可以是“110”，并且第一至第三右奇偶校验信号rp[1:3]可以是“011”。可以通过第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]来确定数据有效窗口的大小减小。也就是说，由于左奇偶校验信号和右奇偶校验信号中的每一个具有指示采样点在数据有效窗口之外的比特，因此可以确定数据有效窗口的大小小于图7的数据有效窗口。

图11可以指示图7的数据有效窗口的大小进一步减少的情况。例如，采样点可以在第四延迟信号ds[4]的数据有效窗口内，并且可以在第一延迟信号ds[1]、第二延迟信号ds[2]、第三延迟信号ds[3]、第五延迟信号ds[5]、第六延迟信号ds[6]和第七延迟信号ds[7]的数据有效窗口之外。第一采样值s[1]、第二采样值s[2]、第三采样值s[3]、第五采样值s[5]、第六采样值s[6]和第七采样值s[7]中的每一个可以与第四个采样值s[4]不匹配。

因此，第一至第三左奇偶校验信号lp[1:3]可以是“111”，并且第一至第三右奇偶校验信号rp[1:3]可以是“111”。可以通过第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]来确定数据有效窗口的大小进一步减小。

在一些示例性实施例中，确定器130可以基于第一采样值s[1]、第二采样值s[2]、第三采样值s[3]、第五采样值s[5]、第六采样值s[6]和第七采样值s[7]中与第四采样值s[4]匹配的至少一个采样值来确定数据有效窗口的大小。确定器130可以对第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]进行解码，并且可以确定第一采样值s[1]、第二采样值s[2]、第三采样值s[3]、第五采样值s[5]、第六采样值s[6]和第七采样值s[7]中与第四采样值s[4]匹配的采样值。

图12是示出根据另一示例性实施例的读取余量控制电路的框图。将参照图1和图6描述图12。读取余量控制电路200可以包括延迟电路210、采样器220、确定器230、第一延迟单元delaycell1240、第二延迟单元delaycell2250和代码生成器290。

与延迟电路110不同，延迟电路210可以接收通过其延迟数据输入/输出信号dq的第一延迟单元240的输出。除了上述差异之外，延迟电路210可以与延迟电路110类似地操作。延迟电路210可以延迟第一延迟单元240的输出，并且可以生成具有不同相位的延迟信号。

与采样器120不同，采样器220可以接收通过其延迟数据选通信号dqs的第二延迟单元250的输出。除了上述差异之外，采样器220可以与采样器120类似地操作。采样器220可以基于由第二延迟单元250延迟的数据选通信号对从延迟电路210输出的延迟信号进行采样。

确定器230可以包括比较器231和累加器236。比较器231可以比较采样器220的采样值。比较器231可以包括第一xor门131_1至第三xor门131_3和第五xor门131_5至第七xor门131_7，将参照图6来描述。也就是说，确定器230可以与确定器130类似地操作。

累加器236可以累加来自比较器231的比较结果。例如，数据输入/输出信号可以包括用于确定数据有效窗口的各种读取数据。一个或多个读取命令可以被发送到存储设备(未示出)，并且可以从存储设备发送一个或多个数据输入/输出信号。累加器236可以累加比较器231的比较结果以用于数据输入/输出信号。

确定器230可以基于比较器231的比较结果和累加器236的累加结果来确定数据有效窗口。确定器230可以将增加信号inc或减小信号dec发送到代码生成器290以用于改变第一代码code1或第二代码code2。

在一些示例性实施例中，根据第一代码code1调整的第一延迟单元240的延迟的单位或量可以对应于参照图2描述的第一延迟级111_1至第n+1延迟级111_n+1中的每一个的传播延迟。根据第一代码code1的最低有效位(lsb)改变的第一延迟单元240的延迟可以对应于延迟级的传播延迟。类似于上面的描述，根据第二代码code2调整的第二延迟单元250的延迟的单位或量可以对应于延迟级的传播延迟。根据第二代码code2的lsb改变的第二延迟单元250的延迟也可以对应于延迟级的传播延迟。

与图1的读取余量控制电路100相比，读取余量控制电路200还可以包括第一延迟单元240和第二延迟单元250。在图12所示的示例中，读取余量控制电路200包括第一延迟单元240和第二延迟单元250两者。然而，在一些示例性实施例中，读取余量控制电路200可以仅包括第一延迟单元240和第二延迟单元250中的一个。

第一延迟单元240可以接收数据输入/输出信号dq。第一延迟单元240可以基于第一代码code1来延迟数据输入/输出信号dq。第一延迟单元240可以是可变延迟单元，其中，根据第一代码code1确定数据输入/输出信号dq的延迟量。

在一些示例性实施例中，可以基于第一代码code1以数字方式改变第一延迟单元240的数据输入/输出信号dq的延迟量。第一延迟单元240可以用接收第一代码code1的至少一个逻辑门(例如，反相器)来实现。可选地，第一延迟单元240可以与延迟电路210类似地实现。在另一示例性实施例中，第一延迟单元240的数据输入/输出信号dq的延迟量可以基于对应于第一代码code1的电压或电流以模拟方式改变。

第二延迟单元250可以接收数据选通信号dqs。第二延迟单元250可以基于第二代码code2来延迟数据选通信号dqs。第二延迟单元250可以是可变延迟单元，其中，根据第二代码code2确定数据选通信号dqs的延迟量。例如，第二延迟单元250可以与第一延迟单元240类似地实现。也就是说，第二延迟单元250的延迟量可以以数字或模拟方式改变。

代码生成器290可以基于确定器230的确定结果生成用于调整第一延迟单元240的延迟量的第一代码code1或用于调整第二延迟单元250的延迟量的第二代码code2。通过代码生成器290，数据输入/输出信号dq可以相对于数据选通信号dqs被进一步延迟，或者相反，数据选通信号dqs可以相对于数据输入/输出信号dq被进一步延迟。

详细地，代码生成器290可以基于左奇偶校验信号和右奇偶校验信号生成第一代码code1或第二代码code2。如参照图6所述，第一xor门131_1至第三xor门131_3可以生成第一至第三左奇偶校验信号lp[1:3]。第五xor门131_5至第七xor门131_7可以生成第一至第三右奇偶校验信号rp[1:3]。第一至第三左奇偶校验信号lp[1:3]可以指示第一至第三采样值s[1:3]中与第四采样值s[4]不匹配的至少一个采样值。第一至第三右奇偶校验信号rp[1:3]可以指示第五至第七采样值s[5:7]中的与第四采样值s[4]不匹配的至少一个采样值。

例如，假设采样点位于数据有效窗口的左侧，并且数据有效窗口的左窗口余量不足。在这种情况下，第一至第三采样值s[1:3]中的至少一个可能与第四采样值s[4]不匹配。代码生成器290可以基于与第四采样值s[4]不匹配的至少一个采样值生成第一代码code1或第二代码code2，使得数据选通信号dqs相对于数据输入/输出信号dq被进一步延迟。

相反，在另一示例中，假设采样点位于数据有效窗口的右侧，并且数据有效窗口的右窗口余量不足。在这种情况下，第五到第七采样值s[5:7]中的至少一个可能与第四采样值s[4]不匹配。代码生成器290可以基于与第四采样值s[4]不匹配的至少一个采样值生成第一代码code1或第二代码code2，使得数据输入/输出信号dq相对于数据选通信号dqs被进一步延迟。

图13和图14是示出根据示例性实施例的通过图12的读取余量控制电路滑动数据输入/输出信号的数据有效窗口的示例的视图。将一起参照图6和图12描述图13和图14。图13涉及采样点向右移位的情况。图14涉及采样点向左移位的情况。

通过延迟数据输入/输出信号dq生成的信号(延迟信号)可以在由图13和图14中所示的每个箭头指示的点处被采样。根据示例性实施例，通过向数据选通信号dqs施加偏移可以不改变采样点。可以生成数据输入/输出信号dq的延迟信号，并且可以同时对延迟信号进行采样。

在图13和图14中，“p”和“f”可以分别表示“通过”和“失败”。通过可以指示在由箭头指示的点处采样的值与在数据有效窗口中采样的值匹配。失败可以指示在由箭头指示的点处采样的值与在数据有效窗口中采样的值不匹配。例如，通过和失败可以基于第一至第三左奇偶校验信号lp[1:3]和第一至第三右奇偶校验信号rp[1:3]而生成，并且可以是参照图12描述的确定器230的确定结果。

在图13中，可以激活第一至第三左奇偶校验信号lp[1:3]中的至少一个。第一至第三左奇偶校验信号lp[1:3]可以指示采样点在数据有效窗口的左侧。代码生成器290可以根据图13中所示的通过和失败来生成第一代码code1或第二代码code2，并且代码生成器290可以将数据选通信号dqs比数据输入/输出信号dq延迟更多。基于如此生成的代码，数据选通信号dqs可以相对于数据输入/输出信号dq被进一步延迟。因此，采样点可以向右移位。

在图14中，可以激活第一至第三右奇偶校验信号rp[1:3]中的至少一个。第一至第三右奇偶校验信号rp[1:3]可以指示采样点位于数据有效窗口的右侧。代码生成器290可以根据图14中所示的通过和失败来生成第一代码code1或第二代码code2，并且代码生成器290可以将数据输入/输出信号dq比数据选通信号dqs延迟更多。基于如此生成的代码，数据输入/输出信号dq可以相对于数据选通信号dqs被进一步延迟。因此，采样点可以向左移位。

在图13和图14中示出每个指示通过或失败的六个标记，但是本发明构思不限于此。可以根据延迟电路210生成的延迟信号的数量来确定通过次数和失败次数。

图15是示出根据示例性实施例的用于控制数据输入/输出信号的读取余量的操作的流程图。将参照图12至图14描述图15。

在操作s110中，延迟电路210可以延迟数据输入/输出信号dq并且可以生成延迟信号。例如，延迟电路210可以包括数字电路，诸如逻辑门，用于延迟数据输入/输出信号dq。延迟信号的相位可以彼此不同。

在操作s120中，采样器220可以基于数据选通信号dqs对延迟信号进行采样。采样器120可以在数据选通信号dqs的上升沿或下降沿处生成包括延迟信号的逻辑值的采样值。

在操作s130中，确定器230可以比较采样值。确定器230可以将对中心延迟信号(参考图2的第四延迟信号ds[4])采样的采样值与每个其余采样值进行比较。

在操作s140中，确定器230可以累积比较结果并且将右有效窗口余量和左有效窗口余量进行比较。如上所述，可以通过对包括各种读取数据的数据输入/输出信号进行采样并且将采样结果进行比较来生成比较结果。确定器230可以基于累积的比较结果来确定数据有效窗口。详细地，确定器230可以确定左有效窗口余量是否不足、右有效窗口余量是否不足或者所有左有效窗口余量和右有效窗口余量是否都不足。

在操作s150中，数据有效窗口的左有效窗口余量(leftvwm)可能不足(参见图13)。代码生成器290可以生成第一代码code1或第二代码code2，使得数据选通信号dqs相对于数据输入/输出信号dq被进一步延迟。代码生成器290可以将数据输入/输出信号dq的采样点向右移位。

在操作s160中，数据有效窗口的右有效窗口余量(rightvwm)可能不足(参见图14)。代码生成器290可以生成第一代码code1或第二代码code2，使得数据输入/输出信号dq相对于数据选通信号dqs被进一步延迟。代码生成器290可以将数据输入/输出信号dq的采样点向左移位。

在操作s170中，数据有效窗口的所有leftvwm和rightvwm可能不足。在这种情况下，确定器230可以确定数据有效窗口的绝对大小较小。例如，确定器230可以屏蔽生成数据输入/输出信号dq的存储设备。在操作s180中，数据有效窗口的leftvwm和rightvwm两者可以是充足的。在这种情况下，确定器230可以确定不需要行动。

图16是示出根据另一示例性实施例的读取余量控制电路的框图。将参照图12描述图16。读取余量控制电路300可以包括延迟电路310、采样器320、确定器330、第一延迟单元340、第二延迟单元350、第三延迟单元360和代码生成器390。延迟电路310和第一延迟单元340的操作可以类似于延迟电路210和第一延迟单元240的操作。

读取余量控制电路300可以接收以差分方式发送的正数据选通信号pdqs和负数据选通信号ndqs。第二延迟单元350可以基于第二代码code2来延迟正数据选通信号pdqs。第三延迟单元360可以基于第三代码code3来延迟负数据选通信号ndqs。第二延迟单元350和第三延迟单元360中的每一个的操作可以类似于第二延迟单元250的操作。

采样器320可以分别基于正数据选通信号pdqs和负数据选通信号ndqs对从延迟电路310输出的延迟信号进行采样。例如，基于正数据选通信号pdqs采样的采样值可以对应于在图12的数据选通信号dqs的上升沿采样的采样值。基于负数据选通信号ndqs采样的采样值可以对应于在图12的数据选通信号dqs的下降沿采样的采样值。也就是说，可以在数据选通信号dqs的上升沿和下降沿两者处对数据输入/输出信号dq进行采样。采样器320的操作可以类似于采样器220的操作。

确定器330可以基于分别基于正数据选通信号pdqs和负数据选通信号ndqs采样的采样值来确定数据有效窗口。例如，确定器330可以基于由采样器320在数据选通信号dqs的上升沿和下降沿分别采样的采样值来确定数据有效窗口。确定器330可以与确定器230类似地操作。

确定器330可以包括第一比较器331、第二比较器332和累加器336。第一比较器331可以将与正数据选通信号pdqs同步采样的采样值比较。第二比较器332可以将与负数据选通信号ndqs同步采样的采样值比较。第一比较器331和第二比较器332中的每一个的操作可以与比较器231的操作类似。累加器336的操作可以与累加器236的操作类似。

代码生成器390可以基于确定器330的确定结果生成用于调整第一延迟单元340的延迟量的第一代码code1、用于调整第二延迟单元350的延迟量的第二代码code2或者用于调整第三延迟单元360的延迟量的第三代码code3。通过代码生成器390，数据输入/输出信号dq可以相对于正数据选通信号pdqs和负数据选通信号ndqs被进一步延迟，或者相反，正数据选通信号pdqs和负数据选通信号ndqs可以相对于数据输入/输出信号dq被进一步延迟。代码生成器390的操作可以类似于代码生成器290的操作。

图17是示出图16的读取余量控制电路的采样器的框图。将参照图5和图16描述图17。在图17中，假设图16的延迟电路310包括八个延迟级，并且从延迟级输出第一至第七延迟信号ds[1:7]。

采样器320可以包括第一正触发器321_1至第七正触发器321_7以及第一负触发器322_1至第七负触发器322_7。第一正触发器321_1至第七正触发器321_7以及第一负触发器322_1至第七负触发器322_7的操作可以类似于第一触发器121_1至第七触发器121_7的操作。

第一正触发器321_1至第七正触发器321_7可以基于正数据选通信号pdqs对第一至第七延迟信号ds[1:7]进行采样，并且可以输出第一至第七上升采样值rs[1:7]。第一负触发器322_1至第七负触发器322_7可以基于负数据选通信号ndqs对第一至第七延迟信号ds[1:7]进行采样，并且可以输出第一至第七下降采样值fs[1:7]。

图18是示出图16的读取余量控制电路的第一比较器和第二比较器的框图。将参照图6、图16和图17描述图18。

第一比较器331可以将第四上升采样值rs[4]与第一至第三上升采样值rs[1:3]和第五至第七上升采样值rs[5:7]中的每一个进行比较。在一些示例性实施例中，第四上升采样值rs[4]可以是通过在数据选通信号dqs的上升沿处对延迟信号的中心延迟信号(参考图2的第四延迟信号ds[4])进行采样而获得的值。第一比较器331可以包括第一xor门331_1至第三xor门331_3以及第五xor门331_5至第七xor门331_7。第一xor门331_1至第三xor门331_3以及第五xor门331_5至第七xor门331_7的操作可以与图6的xor门131_1至131_3和131_5至131_7的操作类似。

第二比较器332可以将第四下降采样值fs[4]与第一至第三下降采样值fs[1:3]和第五至第七下降采样值fs[5:7]中的每一个进行比较。在一些示例性实施例中，第四下降采样值fs[4]可以是通过在数据选通信号dqs的下降沿处对延迟信号的中心延迟信号(参考图2的第四延迟信号ds[4])进行采样而获得的值。第二比较器332可以包括第一xor门332_1至第三xor门332_3以及第五xor门332_5至第七xor门332_7。第一xor门332_1至第三xor门332_3以及第五xor门332_5至第七xor门332_7的操作可以与图6的xor门131_1至131_3和131_5至131_7的操作类似。

图19是示出根据示例性实施例的存储系统的框图。存储系统1000可以包括存储器控制器1100和存储设备1200。存储系统1000可以在电子设备中实现。

存储器控制器1100可以控制存储设备1200。存储器控制器1100可以向存储设备1200发送用于将数据写入存储设备1200的写入命令和用于从存储设备1200读取数据的读取命令。存储器控制器1100可以与参照图1至图18描述的读取余量控制电路100、200或300类似地操作。如在读取余量控制电路100、200和300中那样，存储器控制器1100可以包括延迟电路1110、采样器1120和确定器1130和/或代码生成器1190，这取决于实现读取余量控制电路100、200和300中的哪个。尽管未在图19中示出，但是存储器控制器1100还可以包括读取余量控制电路100、200和300的详细组件。

根据示例性实施例，存储器控制器1100可以分别确定数据输入/输出信号dq[1:m]的数据有效窗口，并且可以分别控制数据输入/输出信号dq[1:m]的读取余量。如图19所示，延迟电路1110的数量可以与数据输入/输出信号dq[1:m]的数量相同。采样器1120可以基于数据选通信号dqs分别对延迟电路1110的延迟信号进行采样。在此，所有数据输入/输出信号dq[1:m]可以与数据选通信号dqs同步。

存储设备1200可以响应于存储器控制器1100的写入命令来存储数据，并且可以响应于存储器控制器1100的读取命令输出数据。参照图19，存储设备1200可以响应于存储器控制器1100的读取命令将数据输入/输出信号dq[1:m]和数据选通信号dqs发送到存储器控制器1100。在此，表示数据输入/输出信号dq[1:m]的数量的“m”可以是1或更大的整数，并且可以根据定义存储器控制器1100和存储设备1200之间的通道的接口来确定。

在一些示例性实施例中，存储设备1200可以包括易失性存储设备，诸如动态随机存取存储器(dram)设备或静态随机存取存储器(sram)设备。在另一个实施例中，存储设备1200可以包括非易失性存储设备，诸如nand闪存设备、nor闪存设备、电阻随机存取存储器(rram)设备、铁电随机存取存储器(fram)设备、相变随机存取存储器(pram)设备、晶闸管随机存取存储器(tram)设备或磁随机存取存储器(mram)设备。

图20是示出根据示例性实施例的计算设备的框图。参照图20，计算设备2000可以包括处理器2100、工作存储器2200、存储器控制器2300、存储设备2400、用户接口2500、通信电路2600和总线2700。

处理器2100可以控制计算设备2000的整体操作。可以是中央处理单元(cpu)的处理器2100可以执行各种操作。例如，处理器2100可以包括一个或多个处理器核。

工作存储器2200可以与处理器2100交换数据。工作存储器2200可以临时存储用于计算设备2000的操作的数据。例如，工作存储器2200可以包括诸如dram或sram的高速存储器。

存储器控制器2300可以与存储设备2400交换数据。在一些示例性实施例中，存储器控制器2300和存储设备2400的操作可以与参照图19描述的存储器控制器1100和存储设备1200的操作类似。

用户界面2500可以在处理器2100的控制下在用户和计算设备2000之间执行通信中介。在一些示例性实施例中，用户界面2500可以包括输入接口，诸如键盘、小键盘、按钮、触摸板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器和振动传感器。另外，用户界面2500可以包括输出接口，诸如液晶显示(lcd)设备、发光二极管(led)显示设备、有机led(oled)显示设备、有源矩阵oled(amoled)显示设备、扬声器和电机。

通信电路2600可以在处理器2100的控制下与计算设备2000的外部通信。通信电路2600可以根据有线通信协议或无线通信协议与计算设备2000的外部通信。例如，通信电路2600可以遵循各种无线通信协议中的至少一种(诸如长期演进(lte)，全球微波接入互操作性(wimax)，全球系统移动通信(gsm)，码分多址(cdma)，蓝牙，近场通信(nfc)，无线保真(wi-fi)和射频识别(rfid)(或各种有线通信协议中的至少一种(诸如通用串行总线(usb)，小型计算机系统接口(scsi)，外围组件互连快速(pcie)，高级技术附件(ata)，并行ata(pata)，串行ata(sata)，串行连接scsi(sas)，集成驱动电子设备(ide)和通用闪存(ufs))与计算设备2000的外部通信。

总线2700可以提供计算设备2000的组件之间的通信路径。计算设备2000的组件可以根据总线格式彼此交换数据。在一些示例性实施例中，总线格式可以包括通用串行总线(usb)、小型计算机系统接口(scsi)、外围组件互连快速(pcie)、高级技术附件(ata)、并行ata(pata)、串行ata(sata)、串行连接scsi(sas)和集成驱动电子设备(ide)。

图21是示出根据示例性实施例的电子设备的框图。电子设备3000可以是可以使用或支持由移动工业处理器接口(mipi)联盟提出的接口的数据处理设备。电子设备3000可以是便携式通信终端、个人数字助理(pda)、便携式多媒体播放器(pmp)、智能电话或可佩戴设备。

电子设备3000可以包括片上系统(soc)3100和存储设备3200。可以是应用处理器的soc3100可以控制电子设备3000的整体操作。可以在soc3100中集成用于控制电子设备3000的各种电路。例如，soc3100可以包括存储器控制器3110。

在一些示例性实施例中，存储器控制器3110和存储设备3200可以彼此交换数据。数据输入/输出信号dq[1:m]和数据选通信号dqs可以在两个方向上在存储器控制器3110和存储设备3200之间传输。存储器控制器3110和存储设备3200的操作可以与参照图19描述的存储器控制器1100和存储设备1200的操作类似。

电子设备3000可以包括显示器3310和图像传感器3320。soc3100可以通过显示器串行接口(dsi)与显示器3310的dsi设备3315通信。例如，光学串行器ser可以在soc3100中实现，并且光学解串器des可以在dsi设备3315中实现。

soc3100可以通过相机串行接口(csi)与图像传感器3320的csi设备3325通信。例如，光学解串器des可以在soc3100中实现，并且光学串行器ser可以在csi设备3325中实现。

电子设备3000还可以包括与soc3100通信的射频(rf)芯片3330。rf芯片3330可以包括物理层3331、digrf从设备3332和天线3333。例如，rf芯片3330的物理层3331和soc3100的物理层可以通过mipi联盟提出的digrf接口彼此交换数据。

电子设备3000还可以包括嵌入式/卡存储器3340。嵌入式/卡存储器3340可以与soc3100交换数据。在一些示例性实施例中，soc3100可以接收从嵌入式/卡存储器3340输出的数据输入/输出信号和数据选通信号，可以确定数据输入/输出信号的数据有效窗口，并且可以控制数据输入/输出信号的读取余量。

电子设备3000可以通过全球微波接入互操作性(wimax)3350、无线局域网(wlan)3360、超宽带(uwb)3370等与外部系统通信。此外，电子设备3000还可以包括用于处理位置信息的全球定位系统(gps)设备。电子设备3000还可以包括用于管理与外围设备的连接的桥接芯片。

根据示例性实施例的读取余量控制电路可以避免在通过向数据选通信号dqs施加偏移并重复发出读取命令来改变采样点的同时重复采样数据输入/输出信号dq。因此，确定数据有效窗口所需的时间可能减少。

虽然已经参照本发明的示例性实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。