感测放大器锁存电路和感测放大器多路复用锁存电路的制作方法

本公开的实施例一般涉及感测(sense)放大器锁存电路和感测放大器多路复用锁存电路方案，其通过将感测放大器集成到锁存器结构中来提供存储器密度的降低。这里描述的各种实施例可以用于关于存储器制造的各种应用中，例如，sram和dram。

背景技术：

在计算机存储器中，感测放大器电路用于从存储器读取数据。感测放大器的作用是感测来自位线的低功率信号。位线由位数据组成，采用存储在存储器单元中的高/1或低/0的形式。然后，感测放大器将小电压摆幅放大到可识别的逻辑电平，使得数据能够在存储器单元外部被解释。然后，将位数据从单元的感测放大器锁存到其中可以存储位数据的缓冲器或锁存电路中。感测放大器电路和锁存电路都由晶体管构成。晶体管是实现数字和模拟电路设计的关键组件。通常，诸如mosfet或金属氧化物半导体场效应晶体管的晶体管包括三个电端子：源极、漏极和栅极。通过向栅极端子施加不同的电压，可以晶体管的源极端子和漏极端子之间的电流流动可被切换为开或关。在晶体管的栅极端子处存在或不存在施加的电压可以被识别为晶体管的“导通”和“截止”状态。因此，晶体管可以用作各种电路设计中的切换元件，例如，通过操纵施加到每个晶体管的栅极的电压，从而影响每个晶体管的源极和漏极端子之间的电流流动。mosfet可以制成两种互补的类型，称为p型金属氧化物半导体场效应晶体管(pmos)和n型金属氧化物半导体(nmos)。pmos和nmos的电端子处的材料的配置不同。当被选通到低输入时，pmos晶体管将“被切换为”开，但如果选通的输入为高，则pmos晶体管保持截止。对于nmos晶体管则相反。如果nmos晶体管被选通到高输入，则晶体管将“被切换为”开，但如果选通的输入为低，则晶体管将截止。这些属性允许晶体管成为例如感测放大器和锁存电路的电子数字电路中的基本组件。

技术实现要素：

本发明的第一方面提供了一种感测放大器锁存电路，其包括：由第一和第二感测放大器输出驱动的锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的nmos晶体管的对的第一pmos晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一pmos晶体管和所述第一nmos晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到串联耦合的nmos晶体管的对的第二pmos晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二pmos晶体管和所述第二nmos晶体管；第一和第二电源pmos晶体管，其中所述第一电源pmos晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源pmos晶体管和所述第二锁存器驱动器的所述第一nmos晶体管两者的栅极，以及其中所述第二电源pmos晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源pmos晶体管和所述第一锁存器驱动器的所述第二nmos晶体管两者的栅极。

本发明的第二方面提供了一种感测放大器锁存电路，其包括：由第一和第二感测放大器输出驱动的锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的nmos晶体管的pmos晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一pmos晶体管和所述第三nmos晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的nmos晶体管的第二pmos晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二pmos和所述第三nmos晶体管；第一和第二电源pmos晶体管，其中所述第一电源pmos晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源pmos晶体管和所述第二锁存器驱动器的所述第一nmos晶体管两者的栅极，以及其中所述第二电源pmos晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源pmos晶体管和所述第一nmos晶体管两者的栅极。

本发明的第三方面提供了一种感测放大器多路复用锁存电路，其包括：由第一和第二感测放大器输出驱动的第一锁存电路；第一锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的nmos晶体管的pmos晶体管，其中所述第一感测放大器输出被栅极耦合到所述第一锁存器驱动器的所述第一pmos晶体管和所述第三nmos晶体管；第二锁存器驱动器，其具有耦合到锁存节点且耦合到至少三个串联耦合的nmos晶体管的第二pmos晶体管，其中所述第二感测放大器输出被栅极耦合到所述第二锁存器驱动器的所述第二pmos和所述第三nmos晶体管；第一和第二电源pmos晶体管，其中所述第一电源pmos晶体管的输出被耦合到所述第一锁存器驱动器的所述锁存节点且被耦合到所述第二电源pmos晶体管和所述第二锁存器驱动器的所述第一nmos晶体管两者的栅极，以及其中所述第二电源pmos晶体管的输出被耦合到所述第二锁存器驱动器的所述锁存节点且被耦合到所述第一电源pmos晶体管和所述第一nmos晶体管两者的栅极；由第三和第四感测放大器输出驱动的第二锁存电路，其中所述第三和所述第四输出中的每一个被栅极耦合到控制pmos晶体管和串联耦合的nmos晶体管的组中的第一nmos晶体管，其中所述串联耦合的nmos晶体管的组中的所述第二nmos晶体管中的每一个被耦合到所述第一和第二锁存器的所述第二nmos晶体管的输出，以及其中被选通到所述第三和所述第四输出的所述控制pmos晶体管被耦合到所述第一和所述第二锁存器的所述锁存节点。

附图说明

从结合描述本公开的各种实施例的附图的本公开的各个方面的以下详细描述，将更容易理解本公开的这些和其他特征，其中：

图1示出了常规晶体管结构的示意图。

图2示出了感测放大器锁存电路的第一实施例的示意图

图3示出了感测放大器锁存电路的第二实施例的示意图。

图4示出了感测放大器多路复用锁存电路的示意图。

具体实施方式

在以下描述中，参考形成其一部分的附图，并且其中通过说明的方式示出了可以实践本教导的特定示例性实施例。足够详细地描述了这些实施例以使得本领域技术人员能够实践本教导，并且应当理解，可以使用其他实施例，并且可以在不脱离本教导的范围的情况下进行改变。因此，以下描述仅是说明性的。

以下描述描述了感测放大器锁存电路和感测放大器多路复用锁存电路的各种实施例。感测放大器锁存电路和感测放大器多路复用锁存电路包括集成到锁存电路中的感测放大器。感测放大器和锁存电路都包括用作逻辑开关门的pmos和nmos晶体管，该逻辑开关门允许从存储器单元或存储的/锁存的数据的位中感测存储器值0或1。本申请中描述的集成的实施例允许比常规技术中使用的电流感测放大器、锁存器和复用器减小30％的尺寸，并且适用于高性能和高密度静态随机存取存储器(sram)。

参照图1，常规晶体管12被描绘为示例以强调相对于本公开的实施例以及其中包括的晶体管元件的结构和操作差异。常规晶体管12可以例如通过常规的制造技术制造，其可以在体硅衬底上操作。因此，常规晶体管12可以形成在包括例如一种或多种半导体材料的衬底20中。衬底20可包括任何目前已知或以后开发的半导体材料，其可包括但不限于硅、锗、碳化硅、以及基本上由一种或多种iii-v族化合物半导体构成的半导体材料，该iii-v族化合物半导体具有由式alx1gax2inx3asy1py2ny3sby4限定的组成，其中x1、x2、x3、y1、y2、y3和y4表示相对比例，每一个大于或等于零并且x1+x2+x3+y1+y2+y3+y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有组成zna1cda2seb1teb2的ii-vi化合物半导体，其中a1、a2、b1和b2是相对比例，每一个大于或等于零并且a1+a2+b1+b2＝1(1是总摩尔量)。衬底20的整体或其一部分可以是应变的。

常规晶体管12的源极和漏极节点s、d可以耦合到衬底20的其中包括导电掺杂剂的区域，例如，由沟道区域26分离的源极区域28和漏极区域30。形成在沟道区域26上的栅极区域32可以耦合到栅极节点g以控制沟道区域26内的导电沟道。沟槽隔离34的组可以由电绝缘材料形成，使得区域26、28、30与其他晶体管的部分横向分离。如图所示，沟槽隔离34在端子36和区域26、28、30和/或其他元件之间形成绝缘阻挡。诸如在场效应晶体管中发现的附加的体端子b或体节点b可用于在操作期间使晶体管偏置。

转到图2，示出了感测放大器锁存电路200的示意图。可以通过关于感测放大器锁存电路200中的每个单独的晶体管元件使用常规晶体管12(图1)的实施例，而获得本文描述的技术优点和特征。感测放大器锁存电路200包括常规的感测放大器202和集成的锁存电路204。感测放大器202允许从存储器读取数据，并且能够从表示存储在存储器单元中的高或低数据位的位线感测低功率信号或初始输入dlt和dlc。在感测放大器202感测到低功率信号之后，感测放大器202将小电压摆幅放大到可读逻辑电平，从而允许正确地解释数据。锁存电路204允许电路保持到数据的位或锁存数据，从而确保值不改变。感测放大器202可以是允许与本文讨论的锁存电路204集成的任何感测放大器。当锁存电路204使用在感测放大器202中使用相同时钟或感测启用(enable)信号set时，发生锁存电路204与感测放大器202的集成。感测放大器锁存电路200可以处于至少两种模式：感测模式或锁存模式。当感测启用信号或时钟信号set为高时发生感测，并且当set为低时发生锁存。

具体地，如图2所示，初始输入dlc和dlt被输入到感测放大器202。初始输入dlt和dlc最终由感测选通晶体管203读取。该感测选通晶体管可以是nmos晶体管，并且可以被选通到第一感测启用输入信号。感测放大器202确定初始输入dlc、dlt中的哪一个是高/1或低/0并且提供具有高值或低值的两个输出，第一和第二感测放大器输出206和208。

感测放大器锁存电路200可以经由第一感测放大器输出206和第二感测放大器输出208来驱动锁存电路204。第一感测放大器输出206可以连接到第一锁存器驱动器210。第一锁存器驱动器210可以包括耦合到锁存节点214且耦合到串联耦合的nmos晶体管216和218的对的第一pmos晶体管212。第一感测放大器输出210被栅极耦合到第一锁存器驱动器210的第一pmos晶体管212和第一nmos晶体管218。感测放大器锁存电路200还可以包括第二锁存器驱动器220。第二锁存器驱动器200可以包括耦合到锁存节点224且耦合到串联耦合的nmos晶体管226、228的对的第二pmos晶体管222。第二感测放大器208输出可以被栅极耦合到第二锁存器驱动器220的第二pmos222和第二nmos晶体管228。

感测放大器锁存电路200还可以包括第一和第二电源pmos晶体管230和232。第一和第二电源pmos都被源极耦合到第二和第三电压源240、242。第一电源pmos晶体管230的输出或漏极耦合到第一锁存器驱动器210的锁存节点214、耦合到第二电源pmos晶体管232的栅极以及耦合到第二锁存器驱动器220的第一nmos晶体管226的栅极。第二电源pmos晶体管232的输出或漏极可以被耦合到第二锁存器驱动器220的锁存节点224且被耦合到第一电源pmos晶体管230和第一锁存器驱动器210的第二nmos晶体管218两者的栅极。第一和第二pmos晶体管212和222可以在它们各自的源极或输出处被电耦合。另外，第一选通锁存器234可以耦合到第一和第二pmos晶体管212和222。该选通锁存器234可以是pmos晶体管。第一选通锁存器234还可以被选通到时钟输入信号setn，并且被源极耦合到第一电压源238。当感测启用信号或时钟信号set为高时，时钟setn可以为低。当时钟set为低时，setn可能为高。锁存电路204还包括被耦合到第二锁存器驱动器220的锁存节点224的输出节点236。该输出节点236输出信号rgbltn。rgbltn可以具有高/1或低/0值。

如前所述，当set为高时，setn为低并且感测放大器锁存电路200处于感测模式。当由感测放大器202确定dlc为高并且确定dlt为低时，可能发生以下感测过程。当set为高时，nmos感测选通晶体管203导通或启用。这允许低dlt信号流过第二感测放大器输出208。该低信号遇到并启用第二pmos晶体管222。该信号不激活第二nmos晶体管228，因为低值将不能启用nmos晶体管。setn输入低信号并激活选通锁存器234pmos晶体管。选通锁存器234pmos晶体管被源极耦合到第一电压源238。因为setn为低，所以选通锁存晶体管234被启用或导通。这允许来自第一电压源238的高值被输出到第二锁存器驱动器220的第二pmos晶体管222。如前所述，第二pmos晶体管被启用。这允许高输出通过第二pmos晶体管#到锁存节点224并通过输出节点236输出高值或1rgbltn信号。

当set为高并且setn为低时，可以在由感测放大器202确定dlc为低并且确定dlt为高时发生另一个感测过程。使用与上述相同的原理，当dlc为低时，感测放大器202将通过第一感测放大器输出206输出低dlc信号。该低值启用或导通第一锁存器驱动器210的第一pmos晶体管212。setn输入低值到选通的锁存器pmos晶体管#并允许经由第一电压源238的高输出流过第一pmos晶体管212并流过锁存电路204，以经由第二锁存器驱动器220的第一nmos晶体管226的栅极激活。因为dlt当前具有通过第二感测放大器#输出而输出的高值，所以第二锁存器驱动器220的第二pmos晶体管222将未被启用，但启用第二nmos晶体管228。启用串联的nmos晶体管的对将信号拉低。由于串联连接的nmos晶体管接地，该值被拉低。结果，从输出节点236输出的rgbltn信号是低的或0值。

感测放大器锁存电路200的另一可能过程是数据的锁存。当set为低时，感测放大器锁存电路200可以锁存或保持数据。如果锁存电路204锁存高的或1值，则流过第一和第二感测放大器输出206、208的信号值可能是高或1。当set为低时，setn为高。结果，第一和第二pmos晶体管212、222都未被启用。来自第一感测放大器输出206的高信号将启用第一锁存器驱动器210的第一nmos晶体管216。由于信号输出rgbltn为1，根据先前的过程设置，第一锁存器驱动器210的第二nmos晶体管218的栅极将为高。被启用的nmos晶体管216、218的对将第一锁存器驱动器210的锁存节点214的值拉低。然后，流过该低值以启用第二电源pmos晶体管232。电源pmos晶体管232被源极连接到第三电压源242。当启用时，电源pmos晶体管232允许电压源输出高的或1值。然后，在维持高的或1的rgbltn值的情况下，该值被输出通过第二锁存器驱动器220的锁存节点224并最终通过输出节点236。

当rgbltn值锁存低值或0值时，存在另一种可能的锁存过程。当set为低时，感测放大器锁存电路200可以锁存或保持数据。如果锁存电路204锁存低或0值，则流过第一和第二感测放大器输出206、208的信号值可能是高或1。通过第二感测放大器输出208的高值启用第二nmos晶体管228。由于信号输出rgbltn为0，根据先前的过程设置，电源pmos晶体管230被启用。通过启用电源pmos晶体管230，高值能够通过形成第二电压源的电源pmos晶体管。该事件允许电源pmos晶体管230输出高值或1值。该高值通过第一锁存器驱动器210的锁存节点214以启用第二锁存器驱动器的第一nmos晶体管226的栅极。由于第二锁存器驱动器220的第一和第二nmos晶体管226和228都被启用，因此这使rgbltn的值保持为0或低。

图3描绘了具有附加数据输入的感测放大器锁存电路300的另一实施例。可以通过关于感测放大器锁存电路300的每个单独的晶体管元件使用常规晶体管12(图1)的实施例，来实现本文描述的技术优点和特征。在适当的情况下，可以在图3中使用与图2中标识的那些类似的对应结构。感测放大器锁存电路300可以具有与锁存电路304集成的常规感测放大器202。当锁存电路304使用在感测放大器202中使用的相同时钟或感测启用信号set以驱动锁存器304时，发生到感测放大器202中的锁存电路304的集成。锁存电路304可以由第一和第二感测放大器输出206、208驱动。如前面更详细讨论的，感测放大器202具有两个初始输入，dlc和dlt，它们通过感测放大器202经历感测。依赖于这些初始输入的特性，感测放大器将提供具有高/1或低/0值的dlc和dlt输出。这些值确定了锁存电路304如何操作。第一锁存器驱动器310具有可以耦合到锁存节点314的第一pmos晶体管212。然后，锁存节点314可以耦合到至少三个串联耦合的nmos晶体管316、322、318。第一感测放大器输出206可以被栅极耦合到第一锁存器驱动器310的第一pmos晶体管212和第三nmos晶体管318的栅极。第二锁存器驱动器320可以具有耦合到锁存节点324且耦合到至少三个串联耦合的nmos晶体管326、330、328的第二pmos晶体管222。第二感测放大器输出208可以栅极耦合到第二锁存器驱动器320的第二pmos晶体管222和第三nmos晶体管328两者的栅极。第一电源pmos晶体管230可以耦合到第一锁存器驱动器310的锁存节点314。通过锁存节点314，第一电源pmos晶体管230也可以栅极耦合到第二电源pmos晶体管232的栅极和第二锁存器驱动器320的第一晶体管326的栅极。第二电源pmos晶体管232的输出或漏极可以耦合到第二锁存器驱动器320的锁存节点324，并且还可以耦合到第一电源pmos晶体管230和第一锁存器驱动器310的第一nmos晶体管316两者的栅极。第一和第二电源pmos晶体管230、232每一者也可以分别被源极耦合到第二和第三电压源240、242。

锁存电路304还可以包括耦合到第一和第二锁存器驱动器310、320的第一和第二pmos晶体管212、222的源极的第一选通锁存器234。第一选通锁存器234可以包括被选通到第一输入信号setn的pmos晶体管。第一选通锁存器234还可以被耦合到第一电压源238。锁存电路304还可以具有耦合到锁存器驱动器320的锁存节点324的输出节点236。输出节点236可以具有输出信号rgbltn，该输出信号rgbltn具有高/1或者低/0值。锁存电路304还可以包括第一和第二锁存器驱动器310、320的第二nmos晶体管322、330。第二nmos晶体管322和330可以被选通到数据输入信号ad0。ad0数据输入信号可以是相同的信号或可以是不同的信号。数据输入信号ad0可以输入高/1或低/0值，允许第二nmos晶体管322、330导通或截止。还可以将附加电路添加到感测放大器锁存电路300以允许其他类型的存储器恢复。

与感测放大器锁存电路200类似，感测放大器锁存电路300在感测放大器202驱动锁存电路304的感测模式和允许锁存器“保持”数据的位的锁存模式两者下操作。当感测放大器锁存电路300被激活时，第一和第二锁存器驱动器310、320的ad0可以为高。当ad0为高时，第一和第二锁存器驱动器310、320的第二nmos晶体管322、330被启用。锁存模式和感测模式可以以与关于图2中的感测放大器锁存电路200所讨论的相同的方式发生。

图3和4一起示出了感测放大器多路复用锁存电路400的实施例。当使用多体(multi-bank)存储器时需要复用器，并且该复用器允许电路知道引导数据来自哪个存储体。感测放大器多路复用锁存电路400可以包括至少两个感测放大器电路402和404。第一和第二感测放大器402、404可以分别具有不同的感测启用信号或时钟信号set和set1。通常，当set为高或低时，set1将是相反的值。然而，在一些情况下，set和set1将具有相同的信号值。图4示出了连接到另一个感测放大器电路的感测放大器锁存电路300(图3)。除了关于图3讨论的结构之外，感测放大器锁存电路300也可以连接到如图4所示的附加电路。具体地，除了感测放大器锁存电路300之外，感测放大器多路复用锁存电路400还可以包括由来自第二感测放大器404的第三和第四感测放大器输出406、408驱动的第二锁存电路。第三感测放大器输出406可以被栅极耦合到第一控制pmos晶体管410和第一组串联耦合的nmos晶体管412、414中的第一nmos晶体管412。第四感测放大器输出408可以被栅极耦合到第二控制pmos晶体管416和第二组串联耦合的nmos晶体管418、420中的第一nmos晶体管414。第一组串联耦合的nmos晶体管412、414中的第二nmos晶体管414可以耦合到第一锁存器驱动器310的第二nmos晶体管316的输出。第二组串联耦合的nmos晶体管418、420中的第二nmos晶体管420可以耦合到第二锁存器驱动器320的第二nmos晶体管326的输出。被选通到第三和第四感测放大器输出406、408的第一和第二控制pmos410、416还可以被耦合到第一和第二锁存器310、320的锁存节点314、324。感测放大器多路复用锁存电路400还可以包括第一和第二锁存器驱动器310、320的耦合到第一输入数据信号ad0的第二nmos晶体管322、330。第二输入数据信号ad1可以分别被选通到第一和第二组串联耦合的nmos晶体管412、414和418、420中的第二nmos晶体管414、420。感测放大器多路复用锁存电路400还可以包括第一选通锁存器234，其耦合到第一和第二锁存器驱动器310和320的第一和第二pmos晶体管212、222。感测放大器多路复用锁存器电路400还可以包括第二选通锁存器422。第二选通锁存器422可以耦合到第二锁存电路的控制pmos晶体管410、416。

虽然可以在电路使用之前预设ad0和ad1，但是当感测放大器多路复用锁存电路400处于感测模式时，这些数据输入不能改变。当set或set1为高且setn或setn1为低时，发生感测模式。在set和set1均为低时，ad0和ad1只能更改值。ad0和ad1可以具有高/1或低/0信号值，但是在优选实施例中，ad0和ad1将具有相反的值。

以下包括感测放大器多路复用锁存电路400如何在感测和锁存模式下操作的示例。如果set信号为高、setn为低以及set1为低、setn1为高，则感测放大器多路复用锁存电路400将在感测模式期间感测低/0值。结果，感测放大器402和输出dlt和dlc将驱动锁存电路。对于该示例，感测放大器多路复用锁存电路400将具有高ad0信号值，dlt将为低并且dlc将为高。dlt低值通过感测放大器输出206并启用第一锁存器驱动器310的第一pmos晶体管212。因为setn为低，所以选通锁存器234的pmos晶体管被启用，允许高值从第一电压源238通过第一pmos晶体管212。该高值使第二锁存器驱动器320的第一nmos晶体管326启用。由于dlc为高，因此高值流过感测放大器输出208并启用第二锁存器驱动器320的第三nmos328。第二nmos晶体管330经由高输入ad0被启用。结果，所有三个串联连接的nmos晶体管326、330、328都被启用并且将第二锁存器驱动器320的锁存节点324的值拉低/0。由于三个nmos晶体管326、330、328接地，所以发生这种拉动。从输出节点236出来的得到的信号值是低/0rgbltn。

如果set信号为高、setn为低以及set1为低、setn1为高，则感测放大器多路复用锁存电路400将在感测模式期间感测高/1值。结果，感测放大器402和输出dlt和dlc将驱动锁存电路304。对于这个示例，感测放大器多路复用锁存电路400将具有高ad0，dlt将为高并且dlc将为低。dlt高值将流过感测放大器输出206并启用第一锁存器驱动器310的第三nmos晶体管318。setn为低并且启用选通锁存器234的pmos晶体管。这允许高值从第一电压源238通过选通锁存器234。因为dlc是高值，所以高值将通过感测放大器输出208并启用第二锁存器驱动器的第二pmos晶体管222。当第二pmos晶体管222被启用时，这允许从第一电压源238流出的高值通过第二锁存器驱动器320的锁存节点324并通过输出节点236以产生高/1rgbltn信号。

如果set信号为低、setn为高以及set1为高、setn1为低，则感测放大器多路复用锁存电路400将在锁存模式期间锁存高/1值。对于这个示例，电路将具有高的ad0，dlt将为高，dlc将为高。由于set为低且setn为高，因此将不会启用晶体管。由于dlc为高，因此高电平通过感测放大器输出206以启用第一锁存器驱动器310的第三nmos晶体管318。dlt也为高并且启用第二锁存器驱动器320的第三nmos晶体管328。当感测放大器多路复用锁存电路400处于锁存模式时，由于先前的过程，电路的某些区域已经具有高/低值。由于先前的过程，因为感测放大器多路复用锁存电路400锁存高/1值，所以第一锁存器驱动器310的第一nmos晶体管316的栅极保持高值并被启用。第二nmos晶体管322经由高ad0信号被启用。结果，第一锁存器驱动器310的所有三个串联连接的nmos晶体管316、322、318被启用并且将锁存节点314的值拉到低/0值。然后，该低值启用第二电源pmos晶体管232。第二电源pmos晶体管232被源极耦合到第三电压242。这导致第二电源pmos晶体管232输出高/1值并经由输出节点236输出高/1rgbltn信号。

如果set信号为低、setn为高以及set1为高、setn1为低，则感测放大器多路复用锁存电路400将在锁存模式期间锁存低/0值。对于此示例，电路将具有高ad0信号，dlt将为高并且dlc将为高。由于set为低且setn为高，因此不会启用晶体管。因为dlt和dlc都高，所以感测放大器输出206、208将具有高值，该高值启用第一和第二锁存器驱动器310、320的第三nmos晶体管318、328。ad0为高并且启用第二nmos晶体管322、330。与在锁存高/1值的情况下的锁存过程类似，由于先前的过程条件，在第一电源pmos晶体管230的栅极处引出低/0值。由于该低值，第一电源pmos晶体管230被启用并且允许高/1值从第二电压源240流到锁存节点314并最终启用第二锁存器驱动器320的第一nmos晶体管222。结果，第二锁存器驱动器320的所有三个串联耦合的nmos晶体管222、326、328被启用并将锁存节点324的值拉低/0以产生低/0锁存输出rgbltn。

本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。