存储器装置的制作方法

本揭露的实施例是有关于一种存储器装置，且特别是有关于一种带有飞字线的存储器装置。

背景技术：

数字存储器装置通常以位的形式来存储数据。举例来说，静态随机存取存储器(staticrandomaccessmemory，sram)包括存储阵列，所述存储阵列包括多个位单元，所述多个位单元中的每一者存储数据的一个位。所述多个位单元被排列成行及列的矩阵。每一行中的位单元连接到字线且每一列中的位单元连接到位线对。所述位线对用于从位单元存取数据，且字线控制与位线的连接。在读取及写入操作期间，字线被充以高电荷，以激活附接到字线的位单元。从目标列的对应的位线对读取数据。

技术实现要素：

本揭露提供一种存储器装置包括以具有多个行及多个列的阵列排列的多个存储单元。第一字线连接到阵列的第一行的第一多个存储单元，且第二字线连接到阵列的第一行的第二多个存储单元。在一些实例中，所述多个存储单元被排列在衬底中或衬底上，并且第一字线形成在衬底的第一层中且第二字线形成在衬底的第二层中。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是根据一些实施例的示例性存储器装置的方块图。

图2是在图1的实施例中所使用的sram存储单元的实例的电路图。

图3是示出图1的存储器装置的其他方面的实例的方块图。

图4是示出根据一些实施例的存储器装置的各种层的实例的方块图。

图5是示出图1及图3的存储器装置的其他方面的实例的方块图。

图6是根据一些实施例的另一示例性存储器装置的方块图。

图7是示出根据一些实施例的方法的实例的流程图。

附图标号说明

100、200：存储器装置；

110：存储阵列；

110a：第一部分/第一多个存储单元；

110b：第二部分/第二多个存储单元；

111、112、113、114：子阵列；

111a、112a、113a、114a：第一部分；

111b、112b、113b、114b：第二部分；

120、120a、120b：字线驱动器；

130：存储单元；

132：行；

134、134a、134b、134n：列；

136、136a、136b：位线/位线对；

140：控制器；

142：层；

150：多路复用器；

151、151a、151b：第一多路复用器；

152、152a、152b：第二多路复用器；

153、153a、153b、153a、153b、153c、153d、153e、153f、153g、153h、153i、153j、153k、153l：第三多路复用器；

160、160a、160b：水平导体；

162、162a、162b：垂直导体；

250：存储器装置的方法；

252、254、256、258、260、262、264：操作；

addr：存储器地址；

bl、bl<0>、bl<1>、bl<n>：位线；

blb、blb<0>、blb<1>、blb<n>：互补位线；

fwl：飞字线；

m1、m2、m3、m4：晶体管/金属层；

m5、m6：传输门晶体管；

q、q[0:11]、q[63:0]、q[127:64]、q[256/n-1:0]、q[512/n-1:256/n]、q1、q1[0]、q1[1]、q1[2]、q1[3]、q1[4]、q1[5]、q1[63:0]、q1[127:64]、q1[256/n-1:0]、q1[512/n-1:256/n]、q2、q2[6]、q2[7]、q2[8]、q2[9]、q2[10]、q2[11]、q2[63:0]、q2[127:64]、q2[256/n-1:0]、q2[512/n-1:256/n]：输出；

wl：字线；

vdd：电源；

via_0、via_1、via_2、via_3：通孔层级；

vss：参考电压。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征，进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，在各种实例中，本公开可重复参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“位于...下方(beneath)”、“位于...之下(below)”、“下部的(lower)”、“位于...之上(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

图1示出根据各种实施例的存储器装置100的实例。在图1所示的实施例中，存储器装置100包括存储单元矩阵或阵列110、字线驱动器120、列多路复用器150、以及控制器140。在一些实施例中，存储器装置100的组件耦合到彼此且耦合到控制器140，使得这些组件由控制器140控制。此外，为了易于说明，图1中所示的元件被示出为分立组件，然而在一些实施方式中，一些元件可加以组合。例如，控制器140可被配置成实施字线驱动器120。

在一些实施例中，存储单元阵列110包括以列-行配置排列的多个存储单元130，在所述列-行配置中，每一列具有位线(bitline，bl)及互补位线(bitlinebar，blb)，且每一行具有字线(wordline，wl)。为易于说明，图1示出一个行132及三个列134a、列134b及列134n(统称为列134)。对应列134a到列134n的位线bl<0:n>及互补位线blb<0:n>分别耦合到设置在所述列134a到列134n中的多个存储单元130，且所述列134中的每一存储单元130排列在不同的行132上。也就是说，存储单元阵列110的每一存储单元130耦合到存储单元阵列110的列的位线bl、存储单元阵列110的所述列的互补位线blb、以及存储单元阵列110的行的相应的字线。如以下将进一步论述，每一行132包括第一字线及第二字线。在一些实施例中，位线bl、互补位线blb在垂直方向上平行排列且字线在水平方向上平行排列(即，垂直于所述位线)。

在一些实例中，存储器装置100是静态随机存取存储器(sram)装置，且因此矩阵或阵列110的存储单元130是sram单元，每一sram单元包括连接在上参考电势与下参考电势之间的晶体管以使得两个存储节点中的一个存储节点可被待存储的信息占用，且互补信息存储在另一个存储节点处。举例来说，一种典型的sram存储单元布置包括六个晶体管。sram单元中的每一位存储在四个晶体管上，所述四个晶体管形成两个交叉耦合的反相器。另外两个晶体管连接到存储单元字线wl以在读取及写入操作期间通过选择性地将所述单元连接到其位线bl、互补位线blb来控制对存储单元130的存取。其他sram配置在本公开的范围内。

图2是示出在一些公开的实施例中可采用的示例性sram单元130的电路图。存储单元130包括但不限于6t(six-transistor)sram结构。在一些实施例中，可使用多于或少于六个晶体管来实施存储单元130。举例来说，存储单元130在一些实施例中可使用4t、8t或10tsram结构，且在其他实施例中可包括类似存储器的位单元或构建单元(buildingunit)。存储单元130包括由n型金属氧化物半导体(n-typemetal-oxide-semiconductor，nmos)/p型金属氧化物半导体(p-typemetal-oxide-semiconductor，pmos)晶体管对m1及m2形成的第一反相器、由nmos/pmos晶体管对m3及m4形成的第二反相器、以及存取晶体管/传输门(passgate)晶体管m5及传输门晶体管m6。晶体管m1、晶体管m3、传输门晶体管m5及传输门晶体管m6包括n型金属氧化物半导体(nmos)晶体管，且晶体管m2及晶体管m4包括p型金属氧化物半导体(pmos)晶体管。

第一反相器与第二反相器交叉耦合到彼此以形成用于数据存储的锁存电路(latchingcircuit)。晶体管m2及晶体管m4中的每一者的第一端子耦合到电源vdd，而晶体管m1及晶体管m3中的每一者的第一端子耦合到参考电压vss，例如，接地电压。

传输门晶体管m6的栅极耦合到字线wl。传输门晶体管m6的漏极耦合到位线bl。此外，传输门晶体管m6的第一端子耦合到晶体管m4及m3的第二端子且还耦合到晶体管m2及晶体管m1的栅极。类似地，传输门晶体管m5的栅极耦合到字线wl。传输门晶体管m5的漏极耦合到互补位线blb。此外，传输门晶体管m5的第一端子耦合到晶体管m2及晶体管m1的第二端子且还耦合到晶体管m4及晶体管m3的栅极。

经由与存储阵列110的每一列相关联的位线bl、互补位线blb将数据写入到每一列134中的sram单元130中的每一者并从每一列134中的sram单元130中的每一者读取数据。通过由例如计算机的中央处理器(centralprocessingunit，cpu)发送并由控制器140接收的存储器地址addr识别存储单元130以进行读取及写入操作。所述地址被解码成行地址及列地址。行地址识别阵列110中的特定行132或字线wl，且列地址识别特定列134。通过字线驱动器120将字线地址传输到字线wl以选择适当的列134用于读取/写入操作。将列地址传输到多路复用器(multiplexer，mux)150，多路复用器150被配置成基于列地址选择特定列134(位线bl、互补位线blb)。

举例来说，在典型的sram读取操作中，基于行地址激活存储单元130的整个行132。然而，根据所采用的多路复用器150的类型，实际上只选择少数列来读取数据。举例来说，对于4到1多路复用器，每一多路复用器耦合到阵列110的四个位线对bl、blb且被配置成响应于列地址来选择位线对bl、blb中的一个位线对。因此，实际上选择了阵列110的列的四分之一，而列的其他四分之三处于“虚拟读取”中，其中所选择的列的单元被激活(即，存取晶体管被接通)，但是并不从这些单元中读取数据。通过与具有256个列(256个位线对)的存储阵列一起使用的典型的4到1多路复用器布置，实际上选择了64个存储单元以使得输入/输出数据的64位，而192个存储单元处于虚拟读取/写入中。

换句话说，对于n到1多路复用器(n是代表多路复用器输入的数目的正整数)，总列数的n-1/n处于虚拟读取中。此种虚拟读取及写入操作可导致存储器装置的不必要的功耗，这是因为在单个读取/写入操作中实际上仅需要激活用于存储器存取的所选择的列。然而，对于传统的存储器结构，存储阵列的整个行是在相同的字线控制下。因此，当选择了给定字线时，给定字线上的所有存储单元被激活。

在一些公开的实施例中，阵列110的每一行132包括附加的字线，本文中也称作飞字线(flywordline)fwl。如图1及图3所示，阵列110的相应的行132中的存储单元130被分成第一部分110a及第二部分110b以使得飞字线fwl连接到阵列110的行132的第一多个存储单元130，而字线wl连接到阵列110的行132的第二多个存储单元130。因此，给定行132的第一部分110a的存储单元130由飞字线fwl激活，且给定行132的第二部分110b的存储单元130由字线wl激活。由于字线wl延伸到仅第二部分110b的存储单元130，因此字线wl比从字线驱动器120延伸到阵列110的第一部分110a的存储单元130的飞字线fwl短。

应注意，在一些实施例中，字线wl及飞字线fwl可各自连接到相等数目的存储单元。举例来说，一些实施例可包括具有256列存储单元130(即，256个位线对bl、blb)的存储阵列110。对存储阵列110进行分区以使得每一行132的字线wl及飞字线fwl各自被连接以控制给定行132中的128个存储单元130。字线wl及飞字线fwl的其他连接配置在本公开的范围内。

在一些实例中，字线wl及飞字线fwl位于存储器装置100的单独的层中。图4示出存储器装置100的多个层142的示意性剖视图。所示出的层142形成在半导体芯片的衬底中或衬底上。应注意，图4被示意性地示出以示出内连线结构及晶体管的各种层及层级，且可不反映实际存储器装置100的每一结构、层、连接等。内连线结构包括接触层级、od或“有源区”层级、各种通孔层级via_0、via_1、via_2及via_3、以及金属层级m1、m2、m3及m4。所示层级中的每一者包括一个或多个介电层以及介电层中所形成的导电特征。处于同一层级的导电特征可具有彼此实质上齐平的顶表面、彼此实质上齐平的底表面，且可同时形成。接触层级可包括栅极接触件(也称作接触插塞)以及源极/漏极接触件(图4中标记为“接触件(contact)”)，栅极接触件用于将晶体管(例如所示出的存储单元130的晶体管)的栅极电极连接到上覆层级，例如通孔层级via_0，所述源极/漏极接触件用于将晶体管的源极/漏极区连接到上覆层级。

举例来说，字线wl可形成在第一金属层m1-m4中，而飞字线可形成在不同的金属层m1-m4中。在一些实施例中，举例来说，其中形成有字线wl的第一金属层是金属层mx(其中x是识别给定金属层的整数)，且其中形成有飞字线fwl的第二金属层是mx+2。换句话说，包含飞字线fwl的第二金属层是远离其中形成有字线wl的第一金属层的两个金属层。

如上参照图1所述，存储单元130的位线对bl、blb由多路复用器150接收。更具体来说，如图3中所示，存储阵列的第一部分110a的位线对136a耦合到第一多路复用器151，而存储阵列的第二部分110b的位线136b耦合到第二多路复用器152。第一多路复用器151及第二多路复用器152的输出耦合到第三多路复用器153，第三多路复用器153提供数据输出q。如以下将进一步论述，除了其他方面以外，多路复用器布置允许对存储单元输出进行“置乱(shuffling)”以与标准存储器输出布置兼容。

图5示出根据一些公开的实施例的第一多路复用器151、第二多路复用器152及第三多路复用器153之间的内连线的实例。更具体来说，存储阵列110的第一部分110a及第二部分110b的位线对136a、136b分别连接到多个第一多路复用器151及多个第二多路复用器152。多个第三多路复用器153接收来自第一多路复用器151及第二多路复用器152中的相应一者的输出。更具体来说，第三多路复用器153中的每一者具有第一输入及第二输入，其中第三多路复用器153中的每一者的第一输入耦合到第一多路复用器151中的一者的输出，且第三多路复用器153中的每一者的第二输入耦合到第二多路复用器152中的一者的输出。

基于由控制器140接收到的存储器地址，可激活字线wl或飞字线fwl中的一者以使得从存储阵列110的第一部分110a或第二部分110b读取数据。在一些实例中，字线wl或飞字线fwl中的仅一者是在给定时间激活以进行特定数据读取操作。换句话说，在一些实施例中，在操作中，在给定时间激活字线wl及飞字线fwl中的仅一者。因此，第三多路复用器153将基于存储器地址接收来自第一多路复用器151(即，阵列的第一部分110a的存储单元130)或第二多路复用器152(即，阵列的第二部分110b的存储单元130)中的仅一者的输入。

图5中所示的实例即第一多路复用器151及第二多路复用器152中的每一者是2到1多路复用器且因此第一多路复用器及第二多路复用器中的每一者具有两个输入及一个输出。其他多路复用器布置在本公开的范围内。在所示的实例中，有六个提供相应的输出q1[0:5]的第一多路复用器151，以及六个提供相应的输出q2[6:11]的第二多路复用器152。

此外，图5的实例包括12个提供十二个相应的输出q[0:11]的第三多路复用器153a到153l。如上所述，第三多路复用器153a-1中的每一者的第一输入耦合到来自第一多路复用器151中的一者的输出q1[0:5]，且其第二输入耦合到来自第二多路复用器152中的一者的输出q2[6:11]。例如，第三多路复用器153a接收来自第一多路复用器151的输出q1[0]及来自第二多路复用器152的输出q2[6]，第三多路复用器153b接收来自第一多路复用器151的输出q1[1]及来自第二多路复用器152的输出q2[7]，第三多路复用器153c接收来自第一多路复用器151的输出q1[2]及来自第二多路复用器152的输出q2[8]，第三多路复用器153d接收来自第一多路复用器151的输出q1[3]及来自第二多路复用器152的输出q2[9]，第三多路复用器153e接收来自第一多路复用器151的输出q1[4]及来自第二多路复用器152的输出q2[10]，且第三多路复用器153f接收来自第一多路复用器151的输出q1[5]及来自第二多路复用器152的输出q2[11]。

类似地，第三多路复用器153g接收来自第一多路复用器151的输出q1[0]及来自第二多路复用器152的输出q2[6]，第三多路复用器153h接收来自第一多路复用器151的输出q1[1]及来自第二多路复用器152的输出q2[7]，第三多路复用器153i接收来自第一多路复用器151的输出q1[2]及来自第二多路复用器152的输出q2[8]，第三多路复用器153j接收来自第一多路复用器151的输出q1[3]及来自第二多路复用器152的输出q2[9]，第三多路复用器153k接收来自第一多路复用器151的输出q1[4]及来自第二多路复用器152的输出q2[10]，且第三多路复用器153l接收来自第一多路复用器151的输出q1[5]及来自第二多路复用器152的输出q2[11]。

如上所述，如果在传统的存储器布置中采用4到1输出多路复用器，则对于任何给定的读取操作，存储单元的3/4处于虚拟读取情形中。如果典型的存储器系统使用n到1多路复用器(n是代表多路复用器输入的数目的正整数)，则使用字线wl及飞字线fwl的所公开的实例以n/2到1多路复用器替换n到1多路复用器。因此，在所示实例中，第一多路复用器151及第二多路复用器152不是采用典型的4到1多路复用器，而是2到1多路复用器。通过提供规则的字线wl以及飞字线fwl来控制存储阵列的相应的第一部分110a、及第二部分110b，在每次读取操作期间，存储单元中仅一半的存储单元处于虚拟读取中。在一些实例中，例如图5中所示的实施例，提供附加的2到1第三多路复用器153来以更传统的方式将第一多路复用器151的输出q1[0:5]及第二多路复用器152的输出q2[6:11]分配给所有的12个输出端子q[0:11]。

在公开的实施例中，存储阵列110的字线wl及飞字线fwl可沿第一方向(例如，在水平方向上)延伸，而位线136可沿垂直于第一方向的第二方向(例如，在垂直方向上)延伸。在图5所示的实例中，连接第一多路复用器151与第三多路复用器153的导体、以及连接第二多路复用器152与第三多路复用器153的导体包括水平导体160及垂直导体162。换句话说，水平导体160平行于字线wl及飞字线fwl延伸，而垂直导体162平行于位线136a、136b延伸。举例来说，第三多路复用器153a的第一输入通过垂直导体162连接到来自第一多路复用器151中的一者的输出q1[0]，而第三多路复用器153a的第二输入通过水平导体160连接到来自第二多路复用器152中的一者的输出q2[6]。

此外，在一些实例中，水平导体160及垂直导体162可位于装置衬底的不同的层中。例如，在一些实施例中，水平导体160位于奇数编号的金属层(图4中的m1层或m3层)中，而垂直导体162位于偶数编号的金属层(图4中的m2层或m4层)中。再者，在图5的实例中，水平导体中的每一者具有大致相同的长度，此有助于减少存取时间的变化等。

数据输出是基于由控制器140接收到的存储器地址来确定。可连接第一多路复用器151的输入以经由相应的位线136a接收来自存储阵列的第一部分110a的两个存储单元130的输入(参见图1及图3)。类似地，可连接第二多路复用器152的输入以经由相应的位线136b接收来自存储阵列的第二部分110b的两个存储单元130的输入。

图6示出存储器装置200的另一实例，其绘示其中存储阵列110被分成若干子阵列的“蝴蝶(butterfly)”型设计。更具体来说，所述子阵列包括两个上部子阵列111及112以及两个下部子阵列113及114。上部子阵列111及112位于多个多路复用器之上，而下部子阵列113及114位于多路复用器之下。此可允许缩短位线136的长度，继而改善存取时间。如在图6中观察到，子阵列112及114位于上部字线驱动器120a及下部字线驱动器120b的左边，而子阵列111及113位于字线驱动器120a、120b的右边。

图6中所示的实例具有512个位线对，且存储子阵列111、112、113、114中的每一者具有256个位线对。此外，存储子阵列111、112、113、114中的每一者包括第一部分111a、112a、113a、114a及第二部分111b、112b、113b、114b，所述部分各自具有128个位线对。上部存储子阵列111、112由字线驱动器120a控制，下部存储子阵列113、114由字线驱动器120b控制。

存储子阵列111、112、113、114的存储单元的每一行连接到规则的字线wl或飞字线fwl，如上文结合图1及图3所论述。为易于说明，字线wl及飞字线fwl仅针对第一存储子阵列111的第一部分111a及第二部分111b示出。关于图3中所示的存储阵列110，给定字线wl连接到第一子阵列111的第一部分111a中的相应行的第一多个存储单元，而飞字线fwl连接到子阵列111的第二部分111b中的相同行的第二多个存储单元。因此，给定行的第一部分111a的存储单元由字线wl激活且给定行的第二部分111b的存储单元由飞字线fwl激活。对于图6中所示的其他子阵列112、113、114也是如此。

在图6中，第一多个第一多路复用器151a位于存储子阵列111的第一部分111a与存储子阵列113的第一部分113a之间，且第二多个第一多路复用器151b位于存储子阵列112的第一部分112a与存储子阵列114的第一部分114a之间。类似地，第一多个第二多路复用器152a位于存储子阵列111的第二部分111b与存储子阵列113的第二部分113b之间，且第二多个第二多路复用器152b位于存储子阵列112的第二部分112b与存储子阵列114的第二部分114b之间。

在所示实例中，如果存储器装置100、200被配置成替代采用n到1多路复用器的传统存储阵列，则第一多路复用器151及第二多路复用器152将是n/2到1多路复用器。因此，如上所述，不是n-1/n的位线对处于虚拟读取情形中，而是仅n/2-1/n的位线对处于虚拟读取中。因此，在n＝4的情况下，第一多路复用器151及第二多路复用器152是2到1多路复用器，且在给定的读操作期间仅有一半的位线对处于虚拟读取中。如之前所述，图6中所示的存储器装置200具有512个位线对。因此，第一多路复用器151a耦合到子阵列111的第一部分111a及子阵列113的第一部分113a的128个位线对。此外，第一多路复用器151a提供输出q1[256/n-1:0]。第一多路复用器151b耦合到子阵列112的第一部分112a及子阵列114的第一部分114a的128个位线对，且提供输出q1[512/n-1:256/n]。第二多路复用器152a耦合到子阵列111的第二部分111b及子阵列113的第二部分113b的128个位线对，且第二多路复用器152a提供输出q2[256/n-1:0]。第二多路复用器152b耦合到子阵列112的第二部分112b及子阵列114的第二部分114b的128个位线对，且提供输出q2[512/n-1:256/n]。第一多路复用器151a及第二多路复用器152a的输出由第三多路复用器153a接收，而第一多路复用器151b及第二多路复用器152b的输出由第三多路复用器153b接收。第三多路复用器153a提供存储器输出q[256/n-1:0]，且第三多路复用器153b提供存储器输出q[512/n-1:256/n]。

继续以上开始的实例，如果n＝4，则第一多路复用器151a提供输出q1[63:0]，第二多路复用器152a提供输出q2[63:0]，第一多路复用器151b提供输出q1[127:64]，且第二多路复用器152b提供输出q2[127:64]。第三多路复用器153a提供存储器输出q[63:0]，且第三多路复用器153b提供存储器输出q[127:64]。为易于说明，图6中示出从输出q1[127:64]及q2[127:64]到第三多路复用器153b的一些示例性连接。

如图6所示，作为2到1多路复用器的第三多路复用器153a、153b接收来自第一多路复用器151a、151b及第二多路复用器152a、152b的输出。形成在装置衬底的一个层中的垂直导体162a直接从第一多路复用器151b中的一者延伸以将输出q1连接到第三多路复用器153b中的一者，而第二多路复用器152b中的一者的输出q2是通过形成在装置衬底的不同金属层中的导体(包括水平导体160a)连接到第三多路复用器153b的输入。类似地，另一垂直导体162b可形成在装置衬底的与垂直导体162a相同的层中，另一垂直导体162b直接从第二多路复用器152b中的一者延伸以将另一输出q2连接到另一第三多路复用器153b。第一多路复用器151b中的一者的另一输出q1通过另一水平导体160b连接到另一第三多路复用器153b的输入，另一水平导体160b可形成在装置衬底的与水平导体160a相同的金属层中。

图7是示出根据一些公开的实施例的操作存储器装置的方法250的流程图。参照图7以及图1及图3，在操作252处，提供存储阵列110，存储阵列110具有以矩阵排列的多个存储单元130，所述矩阵包括多个行132及多个列134。在操作254处，响应于第一存储器地址，激活耦合到存储单元阵列110的第一行132的第一多个存储单元110a的第一字线wl。在操作256处，响应于第二存储器地址，激活耦合到存储单元阵列110的第一行132的第二多个存储单元110b的第二字线、或飞字线fwl。换句话说，根据由控制器140接收到的地址，字线驱动器120激活字线wl或飞字线fwl，字线wl或飞字线fwl二者都连接到相同的行132以选择性地激活存储阵列110的第一部分110a或第二部分110b中的存储单元130。

在操作258处，响应于第一存储器地址，将来自所述第一多个存储单元110a的第一数据信号输出到第一多路复用器151。在操作260处，响应于第二存储器地址，将来自所述第二多个存储单元110b的第二数据信号输出到第二多路复用器152。换句话说，激活字线wl或飞字线fwl以基于所接收的地址将来自相应的位线对136a、136b上的存储单元130的数据信号输出到第一多路复用器151或第二多路复用器152。在操作262处，将来自第一多路复用器151的第一数据信号及来自第二多路复用器152的第二数据信号输出到第三多路复用器153，在操作264处，第三多路复用器153响应于第一存储器地址及第二存储器地址输出第一所接收数据信号或第二所接收数据信号中的一者。

因此，根据实施例，提供一种通过寻址虚拟读取情形来降低功耗的存储器装置。所述存储器装置包括以具有多个行及多个列的阵列排列的多个存储单元。第一字线连接到所述阵列的第一行的第一多个所述存储单元，且第二字线连接到所述阵列的所述第一行的第二多个所述存储单元。于一些实施例中，所述多个存储单元被排列在衬底中或衬底上，且所述第一字线形成在所述衬底的第一层中且所述第二字线形成在所述衬底的第二层中。于一些实施例中，所述第一多个存储单元中的存储单元的数目等于所述第二多个存储单元中的存储单元的数目。于一些实施例中，所述第一字线比所述第二字线短。于一些实施例中，所述第一字线及所述第二字线中的仅一者是在给定时间激活。于一些实施例中，存储器装置还包括控制器，所述控制器耦合到所述第一字线及所述第二字线，且被配置成响应于所接收到的存储器地址而激活所述第一字线及所述第二字线中的一者。于一些实施例中，存储器装置还包括包括位线的所述存储单元中的每一者，第一多路复用器，耦合到所述第一多个存储单元的所述位线，第二多路复用器，耦合到所述第二多个存储单元的所述位线，以及第三多路复用器，耦合到所述第一多路复用器及所述第二多路复用器。于一些实施例中，存储器装置还包括第一导体，将所述第一多路复用器的输出连接到所述第三多路复用器的第一输入；第二导体，将所述第二多路复用器的输出连接到所述第三多路复用器的第二输入；其中所述第一导体及所述第二导体在所述衬底的单独的层中。于一些实施例中，所述第三多路复用器被配置成响应于所述所接收到的存储单元地址而接收仅来自第一多路复用器的输出。于一些实施例中，所述第三多路复用器被配置成响应于所述所接收到的存储单元地址接收仅来自第一多个位线的输出。于一些实施例中，所述存储器装置包括动态随机存取存储器装置。于一些实施例中，所述第一多个存储单元各自包括耦合到所述第一字线的存取晶体管，且其中所述第二多个存储单元各自包括耦合到所述第二字线的存取晶体管。

根据其他公开的实例，一种存储器控制系统包括被配置成接收存储器地址的控制器。第一字线耦合到所述控制器且被配置成激活存储单元阵列的第一行的第一多个存储单元，并且第二字线耦合到所述控制器且被配置成激活所述存储单元阵列的所述第一行的第二多个存储单元。第一多路复用器耦合到所述第一多个存储单元的第一存储单元的位线，且第二多路复用器耦合到所述第二多个存储单元的第二存储单元的位线。第三多路复用器耦合到所述第一多路复用器及所述第二多路复用器，且所述控制器被配置成响应于所述存储器地址而激活所述第一字线或所述第二字线中的一者。于一些实施例中，所述第一字线形成在衬底的第一层中且所述第二字线形成在所述衬底的第二层中。于一些实施例中，存储器控制系统还包括第一导体，将所述第一多路复用器的输出连接到所述第三多路复用器的第一输入；以及第二导体，将所述第二多路复用器的输出连接到所述第三多路复用器的第二输入；其中所述第一导体及所述第二导体在所述衬底的单独的层中。于一些实施例中，所述第一导体平行于所述位线而直接从所述第一多路复用器延伸到所述第三多路复用器的所述第一输入；以及所述第二导体包括平行于所述位线延伸的第一区段、及平行于所述字线延伸的第二区段。于一些实施例中，存储器控制系统还包括多个所述第一多路复用器，耦合到所述第一多个存储单元的预先选择的位线；多个所述第二多路复用器，耦合到所述第二多个存储单元的预先选择的位线；多个所述第三多路复用器，其中所述第三多路复用器中的每一者的所述第一输入耦合到所述第一多路复用器中的一者且所述第三多路复用器中的每一者的所述第二输入耦合到所述第二多路复用器中的一者；多个所述第一导体，将所述第一多路复用器中的相应一个第一多路复用器的所述输出连接到所述第三多路复用器中的相应一个第三多路复用器的所述第一输入，其中所述第一导体中的每一者平行于所述位线延伸；以及多个所述第二导体，将所述第二多路复用器中的相应一个第二多路复用器的所述输出连接到所述第三多路复用器中的所述相应一个第三多路复用器的所述第二输入，其中所述第二导体中的每一者包括平行于所述位线延伸的所述第一区段及平行于所述字线延伸的所述第二区段，且其中所述第二导体的所述第二部分中的每一者的长度大致相同。于一些实施例中，所述控制器被配置成响应于所述存储器地址而将来自所述第一多路复用器或所述第二多路复用器中的仅一者的信号输出到所述第三多路复用器。于一些实施例中，所述第三多路复用器是2到1多路复用器。

根据再一些实例，一种存储器控制方法包括提供带有多个存储器的存储阵列。响应于第一存储器地址而激活第一字线，所述第一字线耦合到所述存储单元阵列的第一行的第一多个所述存储单元。响应于第二存储器地址而激活第二字线，所述第二字线耦合到所述存储单元阵列的所述第一行的第二多个所述存储单元。响应于所述第一存储器地址而将来自所述第一多个存储单元的第一数据信号输出到第一多路复用器，且响应于所述第二存储器地址而将来自所述第二多个存储单元的第二数据信号输出到第二多路复用器。将所述第一数据信号及所述第二数据信号输出到第三多路复用器，且响应于所述第一存储器地址及所述第二存储器地址而将所述第一数据信号或所述第二数据信号中的一者从所述第三多路复用器输出。于一些实施例中，所述第一字线及所述第二字线中的仅一者是在给定时间激活。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开内容的各个方面。所属领域中的技术人员应知，其可容易地使用本公开内容作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开内容的精神及范围，而且他们可在不背离本公开内容的精神及范围的条件下对其作出各种改变、代替、及变更。