存储装置和存储装置的操作方法与流程

本申请要求于2018年5月21日提交到韩国知识产权局的第10-2018-0057726号韩国专利申请的优先权，所述韩国专利申请的公开通过引用完整地包含于此。

本公开涉及一种半导体存储器。更具体地讲，本公开涉及一种存储装置及存储装置的操作方法。

背景技术：

存储装置指的是在主机装置(诸如，计算机、智能电话或平板)的控制下存储数据的装置。存储装置存储数据，并且可以是磁盘(诸如，硬盘驱动器(hdd))或非易失性存储器(半导体存储器的一种形式)(诸如，固态硬盘(ssd)或存储器卡)。

非易失性存储器装置可以是或者可以包括：只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁性ram(mram)、电阻式ram(pram)或铁电ram(fram)等。

随着制造半导体电路的技术的发展，存储装置的操作速度已经提高。具体地讲，非易失性存储器装置与用于控制非易失性存储器装置的控制器之间的数据通信速度已经急剧地增加。数据通信速度的急剧增加导致不期望的错误，从而降低了存储装置的可靠性。

技术实现要素：

本公开的实施例提供一种具有提高的可靠性的存储装置以及存储装置的操作方法。

根据示例性实施例，一种存储装置包括非易失性存储器装置和从非易失性存储器装置读取第一数据的控制器。当第一数据的第一错误的数量不小于第一阈值时，控制器确定第一错误是否包括从非易失性存储器装置与控制器之间的信号传输时序的变化产生的时序错误，并且当第一错误包括时序错误时，对信号传输时序执行再训练操作。

根据另一示例性实施例，一种存储装置包括：多个第一非易失性存储器装置、多个第二非易失性存储器装置以及通过第一通道与所述多个第一非易失性存储器装置通信并通过第二通道与所述多个第二非易失性存储器装置通信的控制器。当从所述多个第一非易失性存储器装置中的特定非易失性存储器装置读取的数据的错误的数量不小于阈值时，控制器确定所述错误是否包括从所述特定非易失性存储器装置与控制器之间的信号传输时序的变化产生的时序错误，并且当所述错误包括时序错误时，将所述多个第一非易失性存储器装置确定为再训练操作的目标。

根据另一示例性实施例，一种存储装置包括非易失性存储器装置和控制器。一种存储装置的操作方法包括：控制器从非易失性存储器装置读取数据，当第一测试数据的第一错误的数量不小于第一阈值时，将第一测试数据发送到非易失性存储器装置，接收第二测试数据，并且当第二测试数据的第二错误的数量不小于第二阈值时，对非易失性存储器装置执行再训练操作。

附图说明

通过参照附图对本公开的示例性实施例进行的详细描述，本公开的以上和其他对象和特征将变得清楚。

图1是示出根据本公开的实施例的存储装置的框图。

图2是示出根据本公开的实施例的存储装置的操作方法的流程图。

图3和图4是示出根据本公开的实施例的存储器管理器确定是否需要再训练操作的测试操作的示例的示图。

图5是示出根据本公开的教导的应用的存储装置的操作方法的流程图。

图6是示出根据本公开的实施例的再训练操作的信息被应用到下一次再训练操作的示例的流程图。

图7是示出根据本公开的实施例的再训练操作的第一示例的示图。

图8是示出根据本公开的实施例的再训练操作的第二示例的示图。

图9和图10是示出根据本公开的实施例的再训练操作的第三示例的示图。

图11是示出根据本公开的实施例的另一存储装置的框图。

图12是示出根据本公开的教导的应用的存储装置的操作方法的流程图。

图13是示出存储装置根据图12的操作方法进行操作的示例的示图。

具体实施方式

下面，将详细和清楚地描述本公开的实施例，以达到本领域普通技术人员容易地实现在此描述的发明构思的这样的程度。

图1是示出根据本公开的实施例的存储装置100的框图。

在此包括图1的附图中，电路可被示为例如“主机接口块”、“控制器”、“处理器”、“再训练器”、“错误处理器(errorhandler)”、“存储器管理器”和“控制逻辑”。如在此描述的本发明构思的领域中的传统，可根据执行描述的功能的块来描述和示出实施例。在此可被称为主机接口块、控制器、处理器、再训练器、错误处理器、存储器管理器和控制逻辑等的这些块由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子元件、有源电子元件、光学元件、硬连线电路等的模拟和/或数字电路来物理地实现，并且可通过固件和/或软件来可选择地驱动。电路可以例如实现在一个或多个半导体芯片中，或者实现在诸如印刷电路板等的基底支撑件上。构成块的电路可由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关的电路)或者由执行块的一些功能的专用硬件与执行块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，可将示例的每个块物理地分为两个或多个相互作用和分立的块。类似地，在不脱离本发明构思的范围的情况下，可将示例的块物理地组合为更复杂的块。

参照图1，存储装置100包括非易失性存储器装置110和控制器120。非易失性存储器装置110被配置为在控制器120的控制下执行写入操作、读取操作或擦除操作。非易失性存储器装置110可包括存储器单元阵列111、地址解码器112、页缓冲器113、全局缓冲器114和控制逻辑116。与上面的功能块的说明一致，在此对诸如控制逻辑116的逻辑的引用是指一个或多个电路元件(诸如，可编程逻辑器件(pld)、复杂可编程逻辑器件(cpld)和/或包括专用集成电路(asic)的处理器)的电路。

存储器单元阵列111可包括多个存储器块。每个存储器块包括多个存储器单元。每个存储器单元可至少通过字线wl和选择线sl连接到地址解码器112。每个存储器块可通过多条位线bl连接到页缓冲器113。

在一个实施例中，存储器块中的每个存储器块可以是擦除操作的单元或对应于擦除操作的单元。可针对每个存储器块来擦除存储器单元阵列111的存储器单元。属于一个存储器块的存储器单元可被同时擦除。在另一示例实施例中，每个存储器块可被划分为多个子块。多个子块中的每个子块可以是擦除操作的单元，或者对应于擦除操作的单元。

地址解码器112通过字线wl和选择线sl连接到存储器单元阵列111。地址解码器112在控制逻辑116的控制下进行操作。地址解码器112可从全局缓冲器114接收地址ad，可对地址ad进行解码，并可根据解码的地址控制将被施加到选择线sl和字线wl的电压。

页缓冲器113通过位线bl连接到存储器单元阵列111。页缓冲器113可与全局缓冲器114交换数据dt。在写入操作中，页缓冲器113可从全局缓冲器114接收数据dt，并可根据接收的数据控制位线bl的电压。

在读取操作中，页缓冲器113可锁存位线bl的电压，并可将锁存操作的结果发送到全局缓冲器114作为数据dt。在训练或再训练操作中，页缓冲器113可从全局缓冲器114接收数据dt，并可将接收的数据dt返回到全局缓冲器114。

全局缓冲器114可通过输入/输出线dq从控制器120接收命令cmd、地址ad或者数据dt。在控制逻辑116的控制下，全局缓冲器114可将命令cmd发送到控制逻辑116，可将地址ad发送到地址解码器112，可将数据dt发送到页缓冲器113。

全局缓冲器114可通过输入/输出线dq将数据dt发送到控制器120。全局缓冲器114可包括用于数据传输的延迟锁相环(dll)115。延迟锁相环115可分别对应于输入/输出线dq。

延迟锁相环115的延迟可通过训练或再训练操作被调节。全局缓冲器114可根据延迟锁相环115的输出，通过输入/输出线dq将多条数据dt分别发送到控制器120。

控制逻辑116可通过控制线cl从控制器120接收控制信号ctrl。根据接收的控制信号ctrl，控制逻辑116(和作为控制信号ctrl的源的控制器120)可控制地址解码器112、页缓冲器113和全局缓冲器114。

控制逻辑116可通过控制线cl将控制信号ctrl发送到控制器120。控制逻辑116可包括用于信号传输的延迟锁相环117。延迟锁相环117的延迟可通过训练或再训练操作被调节。控制逻辑116可根据延迟锁相环117的输出，通过控制线cl将控制信号ctrl发送到控制器120。

控制器120可允许非易失性存储器装置110执行写入操作、读取操作或擦除操作。控制器120可包括总线121、处理器122、随机存取存储器125、主机接口块126和存储器管理器127。

总线121提供控制器120的组件之间的通道。处理器122可转换从外部主机装置发送的命令的格式，并可将转换的格式的命令发送到存储器管理器127。处理器122可执行用于保持或提高存储装置100的性能的各种功能。

处理器122可包括再训练器123和错误处理器124。当特定的条件被满足时，再训练器123可基于特定的条件被满足，将命令发送到存储器管理器127，使得再训练操作被执行。再训练器123可以以处理器122的电路的形式和/或以可由电路执行的代码的形式实现。

当特定的条件被满足时，错误处理器124可基于特定的条件被满足，将命令发送到存储器管理器127，使得根据错误的后续处理被执行。错误处理器124可以以处理器122的电路的形式和/或以可由电路执行的代码的形式实现。

随机存取存储器125可用作处理器122的工作存储器。随机存取存储器125还可用作外部主机装置与非易失性存储器装置110之间的缓冲存储器或高速缓存存储器。随机存取存储器125可在控制器120的内部或外部实现，或者可在控制器120的内部和外部(物理地和可操作地/功能地)实现。随机存取存储器125可用dram或sram来实现。

主机接口块126可与外部主机装置通信。例如，主机接口块126可将从外部主机装置提供的命令发送到处理器122，并可将从外部主机装置提供的数据发送到随机存取存储器125。

主机接口块126可将响应发送到外部主机装置。主机接口块126可将存储在随机存取存储器125中的数据发送到外部主机装置。

存储器管理器127可响应于来自处理器122的命令进行操作。存储器管理器127可通过控制线cl与非易失性存储器装置110交换控制信号ctrl。存储器管理器127可通过输入/输出线dq将命令cmd和地址ad发送到非易失性存储器装置110。

存储器管理器127可通过输入/输出线dq将存储在随机存取存储器中的数据作为数据dt发送到非易失性存储器装置110。存储器管理器127还可从非易失性存储器装置110接收数据dt，以将数据dt存储到随机存取存储器125中。

存储器管理器127可包括纠错块128。纠错块128可基于纠错码(ecc)执行纠错编码或解码。纠错块128可将奇偶校验位添加到将被发送到非易失性存储器装置110的数据dt。纠错块128可通过使用奇偶校验位从自非易失性存储器装置110接收的数据dt检测并纠正错误。

存储器管理器127可包括用于信号传输和数据传输的延迟锁相环129。延迟锁相环129的延迟可通过训练或再训练操作被调节。根据延迟锁相环129的输出，存储器管理器127可通过控制线cl将控制信号ctrl发送到非易失性存储器装置110，并可通过输入/输出线dq将命令cmd、地址ad和数据dt发送到非易失性存储器装置110。

根据本公开的一个实施例，控制器120和非易失性存储器装置110被配置为通过使用延迟锁相环115、延迟锁相环117和延迟锁相环129来传输信号(例如，控制信号和数据)。当发生信号传输时序的错误时，控制器120可基于发生信号传输时序的错误，执行再训练操作以校准延迟锁相环115、延迟锁相环117和延迟锁相环129的延迟。因此，存储装置100的可靠性被提高。也就是说，作为在此使用的关于图1的实施例和其他实施例的术语，“信号传输时序”涉及由控制器120和非易失性存储器装置110通过使用延迟锁相环115、延迟锁相环117和延迟锁相环129传输的信号(例如，控制信号和数据)的时序。

在图1中示出的实施例中，再训练器123在处理器122中实现。然而，再训练器123可在存储器管理器127中实现(例如，物理地设置在存储器管理器127中或由其执行)。存储器管理器127可被配置为：当在信号传输时序中存在错误时，基于在信号传输时序中存在错误，执行非易失性存储器装置110的再训练操作。

图2是示出根据本公开的实施例的存储装置100的操作方法的流程图。参照图1和图2，在操作s110中，存储装置100可执行初始训练操作。例如，可在电力被供应给存储装置100之后或在存储装置100被重置之后执行初始训练操作。随着初始训练操作被执行，控制器120可将延迟锁相环115、延迟锁相环117和延迟锁相环129的延迟校准到合适的延迟。

在操作s120中，控制器120可读取数据dt。例如，控制器120可通过将用于读取操作的命令cmd、地址ad和控制信号ctrl发送到非易失性存储器装置110，从非易失性存储器装置110读取数据dt。

在操作s130中，控制器120可确定数据dt的错误的数量是否不小于第一阈值tv1。控制器120可通过使用存储器管理器127的纠错块128来检测数据dt的错误。控制器120可将错误的数量与第一阈值tv1进行比较。

当错误的数量不小于第一阈值tv1时，控制器120基于错误的数量等于或大于第一阈值tv1，执行操作s140以确定是否需要再训练操作。当错误的数量小于第一阈值tv1时，控制器120可基于错误的数量小于第一阈值tv1，确定不需要再训练操作并可终止与再训练操作相关联的过程。

在操作s140中，控制器120可确定错误是否包括从信号传输时序的变化产生的时序错误。例如，在延迟锁相环115、延迟锁相环117和延迟锁相环129的延迟被锁定(或固定)之后，延迟锁相环115、延迟锁相环117和延迟锁相环129的延迟可随着时间或随着温度的变化而变化。控制器120可确定是否存在从延迟的变化(即，信号传输时序的变化)产生的时序错误。

当在操作s150中确定错误包括时序错误时，控制器120可基于确定错误包括时序错误，在操作s160中执行再训练操作。如稍后解释的，可基于作为s150的确定的一部分，确定时序错误的数量大于第二阈值tv2，来执行操作s160中的再训练操作。因此，与第一阈值tv1相比较的错误可被认为是第一错误，并且与这样的第二阈值tv2相比较的第一错误的子集可被认为是第二错误。然后，与再训练操作相关联的过程可结束。当错误不包括时序错误时，控制器120可基于确定错误不包括时序错误，终止与再训练操作相关联的过程。

如上所述，当错误的数量不小于第一阈值tv1时，控制器120可确定是否需要再训练操作。当需要再训练操作时，例如，当存在时序错误时，控制器120可通过执行再训练操作，将延迟锁相环115、延迟锁相环117和延迟锁相环129的延迟校准到合适的延迟。

在一个实施例中，第一阈值tv1可被设置为等于纠错块128纠正或能纠正的可纠正错误的最大数量。例如，第一阈值tv1可小于纠错块128纠正或能纠正的错误的最大数量。也就是说，在上面的两个示例中，第一阈值可等于或小于纠错块128纠正(或能纠正)的错误的最大数量。在这种情况下，独立于控制器120执行与再训练操作相关联的过程，控制器120可通过使用纠错块128纠正数据dt的错误。控制器120可将错误纠正的数据提供给外部主机装置或者可内部地使用错误纠正的数据。

图3和图4是示出根据实施例的存储器管理器127确定是否需要再训练操作的测试操作(对应于图2中的s130至s160)的示例的示图。例如，存储器管理器127可通过将测试模式(第一模式数据)发送到非易失性存储器装置110(参照图3)并从非易失性存储器装置110接收测试模式(第二模式数据)(参照图4)，来确定是否存在时序错误(图2中的s150)。当从控制器120的存储器管理器127发送到非易失性存储器装置110时，测试模式可被认为是第一模式数据，当从非易失性存储器装置110发送到控制器120的存储器管理器127时，测试模式可被认为是第二模式数据。

参照图3，存储器管理器127可将测试模式(第一模式数据)发送到非易失性存储器装置110。存储器管理器127可通过输入/输出线dq发送命令cmd、地址ad和数据dt。例如，在发送了命令cmd(例如，写入命令)“80h”之后，存储器管理器127可向非易失性存储器装置110发送包括第一列地址ca1、第二列地址ca2、第一行地址ra1、第二行地址ra2和第三行地址ra3的地址ad。

在地址ad之后，存储器管理器127可将特定的模式数据(第一模式数据)作为数据dt发送到非易失性存储器装置110。数据dt通过输入/输出线dq被发送到全局缓冲器114。响应于控制信号ctrl，控制逻辑116可控制全局缓冲器114，使得存储在全局缓冲器114中的数据dt被发送到页缓冲器113。

在传统的写入操作中，存储器管理器127还可发送命令cmd“10h”(例如，确认命令)。响应于确认命令，非易失性存储器装置110可通过使用存储在页缓冲器113中的数据dt来执行写入操作。

根据实施例的存储器管理器127可被配置为不发送确认命令。由于不发送确认命令，所以使用存储在页缓冲器113中的数据dt的写入操作被阻止。也就是说，如图3中所示，控制器120控制非易失性存储器装置110，使得第一模式数据(数据dt)仅存储到页缓冲器113并且不被写入到存储器单元阵列111。控制器120可通过将写入命令和第一模式数据(数据dt)发送到非易失性存储器装置110并且不像传统的写入操作那样发送确认命令来做到这一点。因此，存储器单元阵列111的噪声或劣化、将数据写入到存储器单元阵列111的操作以及从存储器单元阵列111读取数据的操作被阻止施加到用于控制器120确定是否存在时序错误的将数据发送到非易失性存储器装置110和从非易失性存储器装置110接收数据的处理。

参照图4，存储器管理器127可从非易失性存储器装置110接收测试模式(第二模式数据)。存储器管理器127可通过输入/输出线dq发送命令cmd和地址ad。例如，在发送命令cmd(例如，输出命令)“00h”之后，存储器管理器127可向非易失性存储器装置110发送包括第一列地址ca1、第二列地址ca2、第一行地址ra1、第二行地址ra2和第三行地址ra3的地址ad。

然后，存储器管理器127还可发送命令cmd(例如，输出命令)“05h”、包括第三列地址ca3和第四列地址ca4的地址ad以及命令cmd(例如，输出命令)“e0h”。

响应于命令cmd和地址ad，非易失性存储器装置110可通过全局缓冲器114和输入/输出线dq，将存储在页缓冲器113中的数据dt(例如，作为第二模式数据的特定模式数据)发送到存储器管理器127。存储器管理器127可通过输入/输出线dq接收数据dt(作为第二模式数据的特定模式数据)。

参照图3和图4，通过使用延迟锁相环129将数据dt从存储器管理器127发送到非易失性存储器装置110作为第一模式数据。通过使用延迟锁相环115将数据dt从非易失性存储器装置110发送到存储器管理器127作为第二模式数据。

数据dt可与通过使用延迟锁相环129和延迟锁相环117发送的控制信号ctrl同步地发送。存储器管理器127可通过使用纠错块128检测数据dt(第二模式数据)的错误。存储器管理器127接收的数据dt(第二模式数据)的错误中的时序错误可能是占据主导地位的。控制器120(参照图1)可确定接收的数据dt(第二模式数据)的错误中是否存在时序错误。

例如，在步骤s150的确定可基于与第二阈值tv2(图2中未示出)的比较。因此，当接收的数据dt(第二模式数据)的错误的数量不小于第二阈值tv2(图2中未示出)时，控制器120可在步骤s150确定存在时序错误。可选择地，在图2的实施例中，在操作s120中，控制器120还可在从在s120从非易失性存储器装置110读取的数据的错误之中，确定导致图3和图4中示出的(并且对应于图2中的s130至s160的)测试操作的错误中包括时序错误。

图5是示出根据在此描述的本发明构思的应用的存储装置100的操作方法的流程图。参照图1和图5，除了当在操作s250中确定错误不包括时序错误时执行操作s290以外，操作s210至操作s260以与图2的操作s110至操作s160相同的方式被执行。因此，为了避免重复，将省略与操作s210至操作s260相关联的额外描述。此外，在图5中，可基于作为s250的确定的一部分，确定时序错误的数量大于第二阈值tv2，来执行操作s260中的再训练。因此，与第一阈值tv1相比较的错误可被认为是第一错误，与这样的第二阈值tv2相比较的第一错误的子集可被认为是第二错误。

在执行了再训练操作之后，在操作s270中，存储器管理器127可再次从非易失性存储器装置110读取数据dt。例如，在操作s270中，存储器管理器127可通过使用在操作s220中使用的地址ad，再次读取数据dt。

存储器管理器127可从在操作s270再次读取的数据dt检测错误的数量。由于再训练操作被执行，所以检测的错误可不包括时序错误。例如，检测的错误可指示存储器单元阵列111的存储器单元的劣化或写入到存储器单元的数据的噪声。

在操作s280中，控制器120(例如，处理器122)可将检测的错误的数量与第三阈值tv3进行比较。第三阈值tv3可等于或小于可由纠错块128纠正的错误的最大数量。当检测的错误的数量小于第三阈值tv3时，控制器120可确定与在s270再次读取的数据dt的错误相关联的过程。

当错误的数量不小于第三阈值tv3时，控制器120可通过使用错误处理器124处理错误(s290)。例如，当错误可纠正时，错误处理器124可执行或保留读取数据dt并将读取的数据dt存储到新地址ad的存储空间的刷新操作。

当错误不可纠正时，错误处理器124可执行在调节读取电压的同时重复地执行读取操作的读取重试操作。也就是说，控制器120的处理器122的错误处理器124可被配置为执行在调节读取电压的同时重复读取操作的读取重试操作。读取重试操作可包括通过使用重复地执行读取操作的结果来确定最终数据的软决策操作。当通过读取重试操作获得错误被纠正的数据时，错误处理器124可执行将获得的数据存储到新地址ad的存储空间的刷新操作。

如上所述，在通过再训练操作校准时序错误之后，控制器120可再次执行读取操作并可检测从存储器单元阵列111产生的错误(例如，存储器错误)。根据存储器错误的数量，控制器120可执行用于纠正存储器错误的错误处理。也就是说，控制器120可包括用于校准时序错误的再训练器123和用于校准存储器错误的错误处理器124。

在一个实施例中，独立于阈值tv1或阈值tv2，当数据dt的错误被纠正时，控制器120可将错误纠正的数据输出到外部主机装置或可内部地使用错误纠正的数据。在一个实施例中，当在操作s220中读取的数据dt的错误不可纠正时，可执行再次读取数据dt的操作s270。也就是说，第一阈值tv1可等于纠错块128纠正或能纠正的错误的最大数量。

图6是示出再训练操作的信息被应用到下一次再训练操作的示例的流程图。参照图1和图6，在操作s310中，控制器120可在执行再训练操作之后存储时间戳。时间戳可包括关于再训练操作被执行的时间的信息。

在操作s320中，控制器120可基于外部主机装置的请求或内部调度，从非易失性存储器装置110读取数据dt。在操作s330中，控制器120可确定数据dt的错误的数量是否不小于第一阈值tv1。操作s320和操作s330可等同于参照图2描述的操作s120和操作s130。

当错误的数量不小于第一阈值vt1时，在操作s340中，控制器120可确定时间差是否小于阈值时间tt。例如，控制器120可读取时间戳。控制器120可将时间戳的时间信息与当前时间信息进行比较。

在当前时间与再训练操作被执行时的先前时间之间的差小于阈值时间tt时，执行操作s350。当在执行再训练操作之后没有过去长时间时，延迟锁相环115、延迟锁相环117和延迟锁相环129的信号传输时序可被正常地保持。因此，在操作s350中，控制器120可确定错误不包括时序错误。然后，如参照图5的操作s290所述，控制器120可执行错误处理。

在当前时间与再训练操作被执行时的先前时间之间的差不小于阈值时间tt时，执行操作s360。当在执行再训练操作之后过去长时间时，延迟锁相环115、延迟锁相环117和延迟锁相环129的信号传输时序可被解锁。因此，在操作s360中，控制器120可确定错误包括时序错误。然后，控制器120可执行图2的操作s160或图5的操作s260。

如上所述，在执行再训练操作之后随着时间过去，控制器120可确定错误不包括时序错误。在图6中，控制器120被描述为根据时间执行所述确定。然而，图6的方法可被改变或修改为根据温度执行所述确定。

例如，在操作s310中，控制器120可存储指示执行再训练操作时的温度信息的温度戳(temperaturestamp)。在操作s340中，控制器120可将温度戳的温度与当前温度之间的差和阈值温度进行比较。当所述差小于阈值温度时，控制器120可确定错误不包括时序错误。

图7是示出再训练操作的第一示例的示图。参照图1和图7，再训练操作可包括校准控制信号ctrl的读取使能信号re的传输时序。在第一时刻t1，存储器管理器127可通过输入/输出线dq将训练命令“18h”作为命令cmd发送到非易失性存储器装置110。

在第二时刻t2，存储器管理器127可通过输入/输出线dq将地址ad发送到非易失性存储器装置110。地址ad可包括逻辑单元号(lun)。

在第三时刻t3，存储器管理器127可触发控制信号ctrl的读取使能信号re。例如，读取使能信号re可包括互补的第一信号和第二信号。

在第四时刻t4，非易失性存储器装置110可通过使用延迟锁相环117，从读取使能信号re生成数据选通信号dqs。例如，控制逻辑116可延迟读取使能信号re以生成数据选通信号dqs。

数据选通信号dqs可包括互补的第一信号和第二信号。非易失性存储器装置110可将数据选通信号dqs作为控制信号ctrl之一发送到存储器管理器127。在第五时刻t5，非易失性存储器装置110的全局缓冲器114可通过输入/输出线dq，与数据选通信号dqs同步地向存储器管理器127发送模式数据d1至模式数据dn，其中，n是大于1的整数。

模式数据d1至模式数据dn可对应于非易失性存储器装置110的一页的大小。页可包括多个存储器单元，并且可以是读取操作或写入操作的基本单元。模式数据d1至模式数据dn可具有给定的模式。存储器管理器127可调节延迟锁相环129之中的与读取使能信号re对应的延迟锁相环的延迟，并可重复在图7中示出的过程。存储器管理器127可校准延迟锁相环的延迟。图8是示出再训练操作的第二示例的示图。参照图1和图8，再训练操作可包括调节非易失性存储器装置110通过输入/输出线dq发送数据dt的时序的读取训练操作。

在第一时刻t1，存储器管理器127可通过输入/输出线dq将读取训练命令“62h”作为命令cmd发送到非易失性存储器装置110。在第二时刻t2，存储器管理器127可通过输入/输出线dq，将第一地址ad1、第二地址ad2、第三地址ad3和第四地址ad4顺序地发送到非易失性存储器装置110。

第一地址ad1可包括逻辑单元号(lun)。第二地址ad2可包括字节反转设置(byteinversionsetting)。第三地址ad3和第四地址ad4中的每个地址可包括八位的特定模式。

在第三时刻t3，存储器管理器127可触发读取使能信号re。在第四时刻t4，控制逻辑116可延迟读取使能信号re以生成数据选通信号dqs。在第五时刻t5，全局缓冲器114可通过输入/输出线dq，与数据选通信号dqs同步地输出模式数据d1至模式数据dn。模式数据d1至模式数据dn可具有特定的位。

存储器管理器127可调节延迟锁相环115的延迟，并可重复图8中示出的过程。存储器管理器127可校准延迟锁相环115的延迟。也就是说，在图8中，控制器120的存储器管理器127控制非易失性存储器装置110的全局缓冲器114的延迟锁相环115，使得非易失性存储器装置根据信号传输时序的读取信号传输时序，将第一模式数据(模式数据d1至模式数据dn)输出为第二模式数据。此外，在图8中，如上所述，再训练操作可包括：在非易失性存储器装置110将特定模式数据(模式数据d1至模式数据dn)发送到控制器120的同时，在控制器120的存储器管理器127校准非易失性存储器装置110的数据传输时序。

图9和图10是示出再训练操作的第三示例的示图。再训练操作可包括调节存储器管理器127通过输入/输出线dq发送数据dt的时序的写入训练操作。

参照图1和图9，在第一时刻t1，存储器管理器127可通过输入/输出线dq发送第一写入训练命令“63h”作为命令cmd。在第二时刻t2，存储器管理器127可通过输入/输出线dq将地址ad发送到非易失性存储器装置110。地址ad可包括逻辑单元号(lun)。

在第三时刻t3，存储器管理器127可触发控制信号ctrl的数据选通信号dqs。数据选通信号dqs可包括互补的第一信号和第二信号。

在第四时刻t4，存储器管理器127可通过输入/输出线dq，与数据选通信号dqs同步地向非易失性存储器装置110发送模式数据d1至模式数据dn。模式数据d1至模式数据dn可具有特定的位。

参照图1和图10，在第五时刻t5，存储器管理器127可通过输入/输出线dq，向非易失性存储器装置110发送第二写入训练命令“64h”作为命令cmd。在第六时刻t6，存储器管理器127可通过输入/输出线dq将地址ad发送到非易失性存储器装置110。地址ad可包括逻辑单元号(lun)。

在第七时刻t7，存储器管理器127可触发读取使能信号re。在第八时刻t8，控制逻辑116可延迟读取使能信号re以生成数据选通信号dqs。

在第九时刻t9，全局缓冲器114可通过输入/输出线dq，与数据选通信号dqs同步地向存储器管理器127发送模式数据d1至模式数据dn。

存储器管理器127可调节延迟锁相环129的延迟，并可重复在图9和图10中示出的过程。存储器管理器127可校准延迟锁相环129的延迟。也就是说，在图9和图10的实施例中，控制器120的存储器管理器127控制延迟锁相环129，使得存储器管理器127根据信号传输时序的写入信号传输时序，输出第一模式数据(模式数据d1至模式数据dn)。

此外，在图9和图10的实施例中，模式数据d1至模式数据dn可被认为是校准数据。这个实施例中的再训练操作包括：在控制器120将校准数据发送到非易失性存储器装置110并从非易失性存储器装置110接收校准数据的同时，在控制器120的存储器管理器127校准数据传输时序。

图11是示出根据在此描述的本发明构思的应用的存储装置100a的框图。参照图11，存储装置100a包括第一非易失性存储器装置110_11至110_1n、第二非易失性存储器装置110_21至110_2n以及控制器120a。

如参照图1所述，第一非易失性存储器装置110_11至110_1n和第二非易失性存储器装置110_21至110_2n中的每个可包括存储器单元阵列111、地址解码器112、页缓冲器113、全局缓冲器114和控制逻辑116。

控制器120a可包括用于控制第一非易失性存储器装置110_11至110_1n的第一存储器管理器127_1、用于控制第二非易失性存储器装置110_21至110_2n的第二存储器管理器127_2以及随机存取存储器125。

在一个实施例中，如参照图1所述，控制器120a还可包括总线121、处理器122和主机接口块126。此外，第一存储器管理器127_1和第二存储器管理器127_2中的每个可包括纠错块128和延迟锁相环129。

第一存储器管理器127_1可通过第一通道ch1控制第一非易失性存储器装置110_11至110_1n。第一存储器管理器127_1可通过共享的输入/输出线dq与第一非易失性存储器装置110_11至110_1n通信。第一存储器管理器127_1可通过共同的第一共享的控制线和第二独立的控制线与第一非易失性存储器装置110_11至110_1n通信。

例如，第一存储器管理器127_1可通过第一共享的控制线向第一非易失性存储器装置110_11至110_1n发送在第一非易失性存储器装置110_11至110_1n中共同使用的控制信号。例如，控制信号包括读取使能信号re、数据选通信号dqs、写入使能信号we、命令锁存使能信号cle以及地址锁存使能信号ale。

第一存储器管理器127_1可向第一非易失性存储器装置110_11至110_1n单独地传送芯片使能信号ce和就绪/忙碌信号r/nb，其中，芯片使能信号ce指示在第一非易失性存储器装置110_11至110_1n之中将被选择的非易失性存储器装置，就绪/忙碌信号r/nb指示第一非易失性存储器装置110_11至110_1n的状态。

如以上参照图1和图10所述，第一存储器管理器127_1可确定第一非易失性存储器装置110_11至110_1n中的每个非易失性存储器装置是否具有时序错误，并可执行再训练操作。第一存储器管理器127_1还可对第一非易失性存储器装置110_11至110_1n中的每个非易失性存储器装置执行错误处理。

第二存储器管理器127_2可通过第二通道ch2控制第二非易失性存储器装置110_21至110_2n。第二存储器管理器127_2和第二非易失性存储器装置110_21至110_2n的操作可等同于第一存储器管理器127_1和第一非易失性存储器装置110_11至110_1n的操作。

与第一非易失性存储器装置110_11至110_1n和第二非易失性存储器装置110_21至110_2n相关联的再训练标志可被存储到随机存取存储器125。再训练标志可指示是否需要与第一非易失性存储器装置110_11至110_1n和第二非易失性存储器装置110_21至110_2n相关联的再训练操作。

例如，当特定非易失性存储器装置的再训练标志被设置为需要再训练操作时，控制器120a可在空闲时间或者在需要对特定非易失性存储器装置的访问时，对特定非易失性存储器装置执行再训练操作。空闲时间可指示从外部主机装置发送并且控制器120a应当处理的任务不存在的时间。

根据本公开的实施例，当特定非易失性存储器装置包括时序错误时，控制器120a可保留再训练操作，使得再训练操作不被立即执行，也就是说，使得再训练操作接下来被执行。因此，提供一种可灵活地调节任务调度并可具有提高的性能的存储装置100a。

图12是示出根据在此描述的本发明构思的应用的存储装置100a的操作方法的流程图。参照图12，在操作s410中，控制器120a可从第一非易失性存储器装置110_11至110_1n和第二非易失性存储器装置110_21至110_2n之中的特定非易失性存储器装置检测时序错误。

在操作s420中，控制器120a可针对与具有时序错误的特定非易失性存储器装置对应的非易失性存储器装置标记再训练标志。例如，控制器120a可标记与特定非易失性存储器装置属于相同的通道的非易失性存储器装置的再训练标志，以指示需要再训练操作。

在操作s430中，在访问非易失性存储器装置时或者在空闲时间，控制器120a可根据再训练标志执行再训练操作。例如，当访问需要再训练操作的非易失性存储器装置时，控制器120a可在做出访问之前首先执行再训练操作。

图13是示出存储装置100a根据图12的操作方法进行操作的示例的示图。参照图13，在操作s510中，第二存储器管理器127_2可从非易失性存储器装置110_22检测包括时序错误的错误。当检测到时序错误时，在操作s520中，控制器120a可设置包括在第二通道ch2中的第二非易失性存储器装置110_21至110_2n的再训练标志，以指示需要再训练操作。

然后，控制器120a可在空闲时间或在访问第二非易失性存储器装置110_21至110_2n中的任意非易失性存储器装置时，执行再训练操作。

当从属于特定通道的一个非易失性存储器装置检测到时序错误时，可基于从属于特定通道的一个非易失性存储器装置检测到时序错误，对属于特定通道的所有非易失性存储器装置执行再训练操作。根据实施例的存储装置100a被配置为对非易失性存储器装置分配并执行再训练操作。因此，防止当再训练操作被同时执行时发生的时间延迟。

在上述实施例中，使用诸如“块”、“处理器”、“再训练器”、“错误处理器”、“存储器管理器”和“控制逻辑”的术语来表示根据本公开的实施例的组件。这些组件可用各种硬件装置(诸如，集成电路、专用ic(asic)、现场可编程门阵列(fpga)和复杂可编程逻辑器件(cpld))、软件(诸如，在硬件装置中驱动的固件和应用)或硬件装置和软件的组合来实现。此外，这些组件可包括用半导体装置实现的电路或知识产权(ip)块。然而，除非另有说明，否则即使这些组件指的是由这样的硬件装置执行的软件，在没有一个或多个硬件装置的情况下也不会实现这些组件。

根据本公开的实施例，当包括时序错误的错误发生时，控制器基于确定包括时序错误的错误已经发生，对非易失性存储器装置执行再训练。因此，具有控制器和非易失性存储器装置的存储装置可校准由于这样的控制器与非易失性存储器装置之间增加的通信速度导致的时序错误。

尽管已经参照在此描述的本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员将清楚，在不脱离由所附权利要求阐述的本公开的精神和范围的情况下，可进行各种改变和修改。