均衡存储器件的误码率的方法与流程

相关申请的交叉引用

本申请要求于2018年6月7日在韩国知识产权局提交的韩国专利申请第10-2018-0065658号的权益，以及于2019年3月20日在美国专利和商标局提交的美国专利申请第16/358,884号的权益，其公开内容通过引用整体并入本文。

背景技术：

本发明构思涉及非易失性存储器件，更具体地，涉及能够经由误码率(ber)均衡来减轻纠错电路的负担的存储器件、其操作方法以及包括该存储器件的存储器系统。

非易失性存储器件可以包括电阻型存储器，例如相变ram(pram)、电阻ram(rram)和磁阻ram(mram)。电阻型存储器使用基于用于存储数据的可变电阻器的、由电阻状态代表的可变电阻器作为存储器单元。用于形成电阻型存储器的材料通常具有根据电流或电压的大小和/或方向而变化的电阻值，并且通常具有非易失性特性，使得即使当电流或电压被切断时电阻值也保持恒定。

然而，可变电阻器的电阻值会取决于其在pram存储器单元阵列中的位置而变化，因此误码率(ber)会取决于储存了数据的pram存储器单元的物理位置而变化。在读取操作期间，纠错码(ecc)电路可以检测从pram读取的数据的误码，并且可以纠正检测到的误码以获得无错误数据。但是，可以由ecc电路纠正的错误位数是有限的。因此，当检测到的误码的数量在纠正能力内时，电阻型存储器将在ecc电路纠正误码之后对具有误码的数据执行重写(并因此存储没有误码的数据))以避免在数据中发生进一步的误码(这将超出ecc电路的纠正能力)。另一方面，当检测到的错误位的数量超过纠正能力时，ecc电路不能纠正检测到的误码。因为在ecc电路进行这种位纠错之后具有大量误码的数据将会被重写在存储器中，所以存储器中的ber不平衡可能在保持在存储器中的数据中造成很大的负担。

技术实现要素：

本发明构思提供了一种能够通过误码率均衡来减轻纠错电路的负担的存储器件、其操作方法以及包括该存储器件的存储器系统。在一些示例中，当将包括信息数据以及信息数据的奇偶校验位的码字写入存储器单元阵列时，存储器件根据存储器单元的电阻分布特性选择性地执行纠错码(ecc)交织操作。在根据一个示例的ecc交织操作中，包括信息数据的ecc扇区被划分为第一ecc子扇区和第二ecc子扇区，第一ecc子扇区被写入具有高误码率(ber)的第一存储区域的存储器单元，并且第二ecc子扇区被写入具有低ber的第二存储区域的存储器单元。

在一些示例中，存储器件包括包含多个存储器片(tile)的存储器单元阵列，其中每个存储器片包括多条字线和多条位线；以及控制电路，被配置为控制包括要写入存储器单元阵列的信息数据以及信息数据的奇偶校验位的码字。控制电路还被配置为将包括信息数据的纠错码(ecc)扇区划分为至少两个ecc子扇区，并控制至少两个ecc子扇区中的一个被写入具有高误码率的第一存储区域，以及至少两个ecc子扇区中的另一个被写入具有低误码率的第二存储区域，并且写入第一存储区域的信息数据和写入第二存储区的信息数据的误码率被均衡。

在一些示例中，存储器系统包括多个存储器芯片；以及存储器控制器，被配置为通过对要写入多个存储器芯片的信息数据进行编码来生成奇偶校验位，生成包括信息数据和奇偶校验位的码字，并将生成的码字提供给多个存储器芯片。存储器控制器还被配置为将包括信息数据的纠错码(ecc)扇区划分为至少两个ecc子扇区，并控制至少两个ecc子扇区中的一个被写入到具有高误码率的第一存储区域，以及至少两个ecc子扇区中的另一个被写入具有低误码率的第二存储区域，以及写入第一存储区域的信息数据和写入第二存储区的信息数据的误码率被均衡。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1是根据本发明构思的示例性实施例的包括在电阻型存储器件中的存储器单元的示意图；

图2是用于描述施加到图1的存储器单元的写脉冲的曲线图；

图3是用于描述图1的存储器单元的特性的曲线图；

图4是根据本发明构思的实施例的存储器系统的框图；

图5a是更详细地示出包括在图4的存储器系统中的存储器件的框图，图5b是示出图5a的存储器件的示例性细节的框图，以及图5c是图5b的存储器件的示例性布局的俯视图；

图6是示出包括在图5a和/或图5b的存储器件中的存储器单元阵列的示例性细节的电路图；

图7a至图7c是示出图6的存储器单元的修改示例的电路图；

图8是更详细地示出包括在图4的存储器系统中的存储器控制器的框图；

图9a是示出可包括在图5a和图5b的存储器件中的存储器单元阵列的示例性细节的框图，并且图9b和图9c示出了片(tile)组的示例性电阻分布劣化；

图10a至图10d是用于解释图9a的存储器片组中的存储器单元的示例性电阻劣化分布特性的视图；

图11a至图11c是用于解释根据本发明构思的实施例的纠错码(ecc)交织操作的视图；

图12是用于解释根据本发明构思的实施例的ecc交织操作的图；

图13是用于解释根据本发明构思的实施例的ecc交织操作的图；

图14a至图14c是用于解释图9a的存储器片组中的存储器单元的分布特性的第二示例的视图；

图15a至图15d是用于解释根据本发明构思的实施例的ecc交织操作的视图；

图16是用于解释根据本发明构思的实施例的ecc交织操作的图；

图17a和图17b是用于解释三维(3d)结构中的存储器单元的分布特性的视图，其中图6的存储器片是垂直堆叠的；

图18是用于解释根据本发明构思的实施例的ecc交织操作的图；

图19是根据本发明构思的实施例的包括存储器件的存储器模块的示意图；

图20是根据本发明构思的实施例的存储器件的ecc交织操作的流程图；以及

图21是根据本发明构思的实施例的包括存储器件的系统的框图。

具体实施方式

图1是根据本发明构思的示例性实施例的包括在电阻型存储器件中的存储器单元mc的示意图。

参照图1，存储器单元mc可以包括可变电阻器r和开关sw。可以使用各种器件来实现开关sw。例如，开关sw可以是晶体管，或者开关sw可以是二极管。作为图1的放大部分(右侧)，可变电阻器r可以包括相变层1，设置在相变层1上的上电极2，以及设置在相变层1下方的下电极3。在一个实施例中，相变层1包括锗(ge)-锑(sb)-碲(te)(gst)材料。

gst材料可以在具有相对高电阻率(本文可以简称为“高电阻率”)的非晶态和具有相对低电阻率(本文可以简称为“低电阻率”)的晶态之间编程。可以通过加热gst材料来编程gst材料。加热水平和时间可确定在gst材料冷却后gst材料是保持非晶态还是晶态。高电阻率和低电阻率可分别表示存储器单元mc的逻辑“0”和逻辑“1”的编程值，并且可通过测量gst材料的电阻率来感测。或者，高电阻率和低电阻率可分别代表存储器单元mc的逻辑“1”和逻辑“0”的编程值。

脉冲电流i可以通过下电极3施加到存储器单元mc。当脉冲电流i流过存储器单元mc非常短的时间时，所施加的脉冲电流i可以仅在与下电极3相邻的相变层的部分处产生高于某个阈值的热量。在这种情况下，相变层1的一部分(例如，图1中的阴影部分)可以改变为晶态(或者置位状态)或非晶态(或复位状态)。获得结晶态还是非晶态可能是由于加热廓线(heatingprofile)的差异。

图2是显示当将不同的写脉冲施加到图1的存储器单元mc时获得的示例性加热廓线的曲线图。为了将相变层1改变为非晶态(或复位状态)，将相对高的电流的复位脉冲i1施加到存储器单元mc一段相对短的时间然后终止。为了将相变层1改变为晶态(或置位状态)，将相对低的电流(与复位脉冲i1相比)的置位脉冲i2施加到存储器单元mc，并且施加的置位脉冲i2保持一定时间(长于复位脉冲i1的持续时间)以使相变层1结晶，然后终止。如上所述，存储器单元mc可以设定为晶态和非晶态之一。在图2中，tp1指示相变层1的结晶温度，tp2指示相变层1的熔点。

图3是用于描述图1的存储器单元mc的特性的曲线图，显示了使用一位数据编程的单级单元的理想分布。在图3中，横轴指示电阻，纵轴指示存储器单元的数量。

如上所述，存储器单元mc的可变电阻器r可以被编程为具有低电阻状态lrs或高电阻状态hrs。通过向存储器单元mc施加写入脉冲将可变电阻器r从高电阻状态hrs切换到低电阻状态lrs的编程操作(例如，如关于图2所描述的)在本文中可称为置位操作或置位写入操作。通过将写入脉冲施加到存储器单元mc而将可变电阻器r从低电阻状态lrs切换到高电阻状态hrs的编程操作(例如，如关于图2所描述的)可以被称为复位操作或复位写入操作。

基于低电阻状态lrs的分布与基于高电阻状态hrs的分布之间的任意电阻可以被设置为参考电阻rr。在来自特定存储器单元mc的读取操作中，当读取的结果等于或大于参考电阻rr时，可确定对应于高电阻状态hrs的复位数据(逻辑“0”)，并且当读取结果小于参考电阻rr时，可以确定对应于低电阻状态lrs的置位数据(逻辑，“1”)。

图4是根据本发明构思的实施例的存储器系统10的框图。参照图4，存储器系统10可以包括存储器件100和存储器控制器200。存储器件100和存储器控制器200中的每一个可以形成为半导体芯片(例如，形成为半导体芯片的集成电路)。响应于来自主机host的写入/读取请求，存储器控制器200可以控制存储器件100，使得从存储器件100读取数据或者将数据写入存储器件100。详细地，存储器控制器200可以通过经由连接存储器100和存储器控制器200的相应信号线(例如，形成总线)向存储器件100提供地址addr、命令cmd和控制信号ctrl来控制对存储器件100进行编程(或写入)和读取操作。可以在存储器控制器200和存储器件100之间发送要写入和读取的数据(在图4中显示为“data”)。

存储器件100可以包括存储器单元阵列110和控制电路130。存储器单元阵列110可以由多个存储器单元mc(诸如关于图1描述的那些)形成，并且多个存储器单元mc可以设置在多个第一信号线和多个第二信号线之间的交叉(intersection)处。根据示例性实施例，多条第一信号线可以是多条字线，并且多条第二信号线可以是多条位线。根据另一示例性实施例，多条第一信号线可以是多条位线，并且多条第二信号线可以是多条字线。多条字线可以连接到行解码器并由行解码器激活(行解码器可以解码行地址以激活相应的字线)。多条位线可以连接到数据缓冲器(例如，通过i/o线)以将数据发送到存储器单元mc和从存储器单元mc发送数据。包括存储器单元阵列110的存储器件100可以构成交叉点存储器件。

根据本实施例的示例，多个存储器单元mc可以是电阻型存储器单元，每个存储器单元包括可变电阻器r。例如，每个可变电阻器可以由具有根据施加到其上的温度而变化的电阻的相变材料(例如，ge-sb-te(gst))形成，并且存储器件100可以是相变ram(pram)。作为另一示例，每个可变电阻器可以包括上电极、下电极以及上电极与下电极之间的过渡金属氧化物(或复合金属氧化物)，并且存储器件100可以是电阻ram(rram)。作为另一示例，每个可变电阻器可包括磁性上电极、磁性下电极和磁性上电极与下电极之间的电介质，并且存储器件100可以是磁阻ram(mram)。因此，存储器件100可以是电阻型存储器件(无论是pram、rram还是mram)，并且存储器系统10可以被称为电阻性存储器系统。

根据一个实施例，每个存储器单元可以是用于仅存储一位数据的单级单元(slc)。在该实施例中，根据存储数据的状态，存储器单元可以具有如图3所示的两个电阻分布。根据另一实施例，每个存储器单元可以是用于存储两个或更多个数据位的多级单元(mlc)。在该实施例中，根据存储数据的状态，存储器单元可以具有四个或更多个电阻分布。根据另一实施例，每个mlc存储器单元可以是用于存储三位数据的三级单元(tlc)。在该实施例中，根据存储数据的状态，存储器单元可以具有八个电阻分布。然而，本发明构思不限于此。例如，在另一实施例中，存储器单元阵列110可以包括每个能够存储四位或更多位数据的存储器单元。或者，存储器单元阵列110可以包括slc和/或两位mlc和/或tlc的组合。

控制电路130可以控制存储器件100的整体操作。根据本实施例，控制电路130可以控制施加到连接到存储器单元阵列110的第一信号线和第二信号线的电压电平和施加电压的时序。电压可以包括施加到所选择的第一信号线和第二信号线的操作电压，并且禁止施加到未选择的第一信号线和第二信号线的电压。

存储器控制器200可以包括纠错码(ecc)电路210。ecc电路210可以对写入数据执行ecc编码并且对读取数据执行ecc解码。更详细地，ecc电路210可以在写入操作期间对从主机host接收的信息数据执行ecc编码，从而生成码字并将码字提供给存储器件100。ecc电路210可以在读取操作期间对从存储器件100接收的读取数据(即读取的码字)执行ecc解码，从而生成信息数据并将信息数据提供给主机host。尽管ecc电路210设置有存储器控制器200，但是ecc电路210可以替代地形成为存储器件100的一部分。因此，经由其ecc电路，存储器件100可以对从存储器控制器200(可以与主机host提供的存储器控制器相同)接收的信息数据执行ecc编码以生成随后被写入存储器单元阵列110的码字，并且可以对从存储器单元阵列110存储和读取的码字执行ecc解码以获得随后发送到存储器控制器200的信息数据。可替代地，将ecc电路设置为存储器件100的一部分(其可以具有与ecc电路210相同的结构和操作)适用于本文所述的所有实施例。然而，还应当理解，将ecc电路设置为存储器件100的一部分将不排除控制器200中的ecc电路的进一步ecc编码/解码。

根据本实施例，ecc电路210可以通过使用低密度奇偶校验(ldpc)码来执行ecc编码和ecc解码。根据另一实施例，ecc电路210可以通过使用诸如里德-所罗门(rs)码、汉明码、循环冗余码(crc)等算法来执行ecc编码和ecc解码。ecc电路210可以对预定大小的信息数据执行ecc编码以生成校验码(例如，ldpc码或其他纠错码)，其与信息数据一起形成码字(本文也称为ecc扇区)。

电阻分布可能会根据存储器单元阵列110的存储器单元mc的位置而劣化。因此，存储在存储器单元mc中的数据的错误发生的概率可能增加，并且错误发生频率可能会根据存储器单元mc的位置而变化。该ber不平衡可能是确定ecc电路210的纠正能力方面的重要负担。为了减少ber不平衡，控制电路130可以在由ecc电路提供的码字中包括的信息数据被写入到存储器单元阵列110时控制执行ecc交织操作。ecc交织操作可以包括字线交织操作、位线交织操作、卷积交织操作和/或堆叠层交织操作。本文描述的交织操作可以指对存储器的相应部分中的不同相对位置的存储器访问操作。

图5a是更详细地示出包括在图4的存储器系统10中的存储器件100的框图。

参照图5a，存储器件100可以包括存储器单元阵列110、写入/读取电路120、控制电路130、参考信号生成电路140、电压生成电路150、行解码器160和列解码器170。写入/读取电路120可以包括包含一个或多个读出(sense)放大器的感应放大器阵列(sa)121和包括一个或多个写驱动器的写驱动器电路(wd)122。

包括在存储器单元阵列110中的存储器单元可以连接到多条第一信号线和多条第二信号线。根据示例性实施例，多条第一信号线可以是多条字线wl，并且多条第二信号线可以是多条位线bl。响应于通过位线bl和字线wl提供的各种电压信号或电流信号，可以向所选择的存储器单元(例如，连接到由行解码器160选择的字线的那些)写入数据或者从其读取数据，并且可以防止数据被写入到非选择的存储器单元(例如，没有连接到由行解码器160选择的字线的那些)或从其读取数据。

存储器件100可接收用于标识将被访问的存储器单元的地址addr以及命令cmd。地址addr可以包括标识和选择存储器单元阵列110的字线wl之一的行地址ra和用于标识和选择存储器单元阵列110的位线bl的子集的列地址ca。行解码器160可以响应于行地址ra执行字线选择操作(例如，激活所选择的字线)。列解码器170可以响应于列地址ca执行位线选择操作(例如，选择位线bl的子集以访问连接到所选择的位线bl的子集并连接到激活的所选字线的存储器单元)。这种访问操作可以是读取操作或写入操作(并且应当理解，本文提到访问操作一般是指这样的读取和写入操作，除非上下文另有指示)。

写入/读取电路120可以连接到存储器单元阵列110的位线bl，以向存储器单元写入数据或从其读取数据。电压生成电路150可以生成在写入操作中使用的写入电压vwrite和在读取操作中使用的读取电压vread。写入电压vwrite可以包括与写入操作有关的置位电压和复位电压(例如，在本文描述的那些)。写入电压vwrite和读取电压vread可以通过列解码器170被提供给由列解码器170选择的那些位线bl。

参考信号生成电路140可以生成参考电压vref和/或参考电流iref，其一个或两者可以在数据读取操作中使用。例如，sa121的感应放大器可以连接到所选择的位线bl的节点(例如，感应节点)，以确定位线bl连接到的存储器单元mc的数据。可以通过将感应节点的电压与参考电压vref进行比较的操作来确定存储器单元mc的数据值。或者，当实现电流感应方法时，参考信号生成电路140可以生成参考电流iref并将其提供给存储器单元阵列110。可以通过比较由参考电流iref引起的感应节点的电压与参考电压vref的操作来确定数据值。可以选择多条位线bl并且从它们所连接到的多个存储器单元同时读取数据(例如，由本文所述的一种感应方法)，并且sa121的多个感应放大器可以各自连接到这样选择的位线bl的相应的一个的相应的感应节点。例如，不同的列地址可以标识位线bl的不同子集，并由列解码器170解码以对其进行选择。

写入/读取电路120可以将确定读取数据的结果提供给控制电路130。控制电路130可以通过参照确定的结果来控制存储器单元阵列110的写入和读取操作。

控制电路130可以基于从外部(在该示例中，从存储器控制器200)接收的命令cmd、地址addr和控制信号ctrl输出用于向存储器单元阵列110写入数据或从存储器单元阵列110读取数据的各种控制信号ctrl_rw。因此，控制电路130可以控制存储器件100的内部操作。

控制电路130可以确定ecc交织方法，使得当包括在由图4的ecc电路210提供的码字中的信息数据写入到存储器单元阵列110时，可以均衡ber。一旦确定了ecc交织方法，在将信息数据写入存储器单元阵列110时，控制电路130可以选择性地执行ecc交织操作，包括字线交织操作、位线交织操作、卷积交织操作和堆叠层交织操作。

当执行所选择的ecc交织操作时，控制电路130可以改变存储器单元阵列110的寻址。控制电路130可以控制行解码器160和列解码器170，使得根据ecc交织操作(其在一些示例中可以被选择)改变存储器单元阵列110的字线和/或位线的寻址。

控制电路130可以关于包括在存储器单元阵列110中的不同存储器片执行字线交织操作。当控制电路130对第一存储器片和第二存储器片执行字线交织操作时，控制电路130可以改变第一存储器片组和第二存储器片组中的一个或两者的字线寻址。

控制电路130可以关于包括在存储器单元阵列110中的不同体(bank)执行字线交织操作。当控制电路130对第一存储体和第二存储体执行字线交织操作时，控制电路130可以改变第一存储体和第二存储体中的一个或两者的字线寻址。

控制电路130可以关于包括在存储器单元阵列110中的不同存储器片执行位线交织操作。当控制电路130对第一存储器片和第二存储器片执行位线交织操作时，控制电路130可以改变第一存储器片组和第二存储器片组中的一个或两者的位线寻址。

控制电路130可以关于包括在存储器单元阵列110中的不同存储器片执行卷积交织操作。当控制电路130对第一存储器片和第二存储器片执行卷积交织操作时，控制电路130可以改变第一存储器片组和第二存储器片组中的一个或两者的字线寻址和位线寻址。

控制电路130可以关于包括在存储器单元阵列110中的堆叠存储器片执行堆叠层交织操作。当控制电路130对堆叠的存储器片执行堆叠层交织操作时，控制电路130可以改变堆叠的存储器片组中的一个或两者的字线寻址和位线寻址。

因此，当控制电路130选择性地执行ecc交织操作时，可以减少根据存储器单元阵列110中包括的存储器单元的位置的ber不平衡。

图5b示出了图5a的存储器件的示例性实施方案。图5b的存储器件被组织成多个存储体，包括体存储器阵列110a至图110d(形成存储器阵列110)、体行解码器160a至图160d(形成行解码器160)、体列解码器170a至图170d(形成列解码器170)和多个感应放大器/写驱动器阵列(sa/wd)120a至图120d(形成写驱动电路120)。每个存储体独立地且可单独地操作，使得存储体的存取操作可彼此独立地执行(例如响应于不同的外部接收命令cmd，诸如来自控制器200)，以及这种访问操作可以被同时执行。如图5b所示，每个存储体被提供有其自己的(并且可独立操作的)行解码器和列解码器。体控制逻辑180可以通过提供时序和使能信号(例如，响应于来自控制电路130的接收和解码的体地址和其他控制信号)来控制存储器阵列体的操作。

图5b还示出了进一步的示例性细节，包括i/o选通电路190，其被配置为将由列解码器170选择的位线bl连接到数据i/o缓冲器(即，由列解码器170解码的列地址ca标识的那些位线bl)。此外，存储器件100可以包括命令寄存器132和地址寄存器134，以锁存外部接收的命令cmd和地址addr(例如，由存储器控制器200提供)。

图5b还示出了控制电路130，包括命令解码器130a、地址修改电路130b和模式寄存器130c。命令解码器130a可以从命令寄存器132接收外部接收的命令cmd，对其进行解码并提供相应的内部命令(例如，控制信号)以实现接收的命令cmd的操作。地址修改电路130b可以从地址寄存器134接收外部接收的地址addr，并修改所接收的地址addr的一个或多个位。

尽管地址修改电路130b被显示为连续且位于远离存储体的位置，但是地址修改电路130b可以包括分布式电路部分，例如与体行解码器160a至图160d相邻和/或与体列解码器170a至图170d相邻。地址修改电路130b可以反转所有地址addr的子集的一个或多个地址位。例如，地址修改电路130b可以反转用于标识一些存储体的地址addr的一个或多个地址位，但不反转用于标识其他存储体的地址addr的地址位。例如，当要对体110b和110d(例如，其可以对应于奇数体地址)执行访问操作时，地址修改电路130b可以(i)反转行地址ra的地址位中的所选择的一个(例如，预定的一个)，(ii)反转列地址ca的地址位中的所选择的一个(例如，预定的一个)或者(iii)反转行地址ra和列地址ca的地址位中的所选择的一个(例如，预定的一个)。当要对体110a和110c执行访问操作时，地址修改电路130b不能执行修改。

地址修改电路130b可以是可配置的。例如，模式寄存器130c可以包括可以经由模式寄存器访问命令来编程(例如，可由存储器控制器200编程)的寄存器，以设置应该反转哪些地址位。或者，地址修改电路130b作为制造过程的一部分可以是可编程的，并且包括可以置位(例如，经由激光或其他一次编程)的熔丝组，以标识要反转的(多个)地址位。或者，地址修改电路130b可以是硬连线的，例如由在控制电路130输出的地址与一些体行解码器160a至图160d和/或一些体列解码器170a至图170d之间插入的反相器实现。

图6是示出图5a和图5b的存储器单元阵列110的一部分的进一步细节的电路图。存储器单元阵列110可以包括多个存储器片，并且图6示出了一个存储器片tile的示例。

参照图6，存储器片tile可以由多条字线wl0至wlm、多条位线bl0至blm和多个存储器单元mc形成。可以基于各种设计标准来选择字线wl的数量、位线bl的数量和存储器单元mc的数量，并且可以根据一些实施例进行各种改变。

根据本实施例，多个存储器单元mc中的每一个可以包括可变电阻器r和选择器d。在本文中，可变电阻器r可以是可变电阻器材料，并且选择器d可以被称为(并构成)开关。

每个存储器单元mc可以包括可变电阻器r和选择器d，其串联连接在多条位线bl0至blm中的相应一条与多条字线wl0至wlm中的相应一条之间。在图6所示的示例中，每个存储器单元mc的串联连接是wl-r-d-bl(字线-可变电阻器-选择器位线)，但是串联连接的顺序也可以实现为wl-d-r-bl(例如，选择器d可以连接在多条位线bl0至blm中的一条与可变电阻器r之间，并且可变电阻器r可以连接在选择器d与多条字线wl0至wlm中的一条之间)。

选择器d可以连接在多条字线wl0至wlm中的一条和可变电阻器r之间，以基于施加到连接的字线和位线的电压来控制到可变电阻器r的电流供应。在一些示例中，选择器d可以是pn或pin结二极管。在这种情况下，二极管的阳极可以连接到可变电阻器r，并且其阴极可以连接到多条位线bl0到blm中的一个。当二极管的阳极和阴极之间的电压差大于二极管的阈值电压时，二极管可以导通，因此可以将电流供应给可变电阻器r。

图7a至图7c是示出可以实现以形成存储器单元阵列110(且形成图6的片tile)的存储器单元mc的替代实例的电路图。参照图7a，存储器单元mca可以包括可变电阻器ra，并且可变电阻器ra可以连接在位线bl和字线wl之间。存储器单元mca可以存储由于分别施加到位线bl和字线wl的电压而导致的数据。

参照图7b，存储器单元mcb可以包括可变电阻器rb和双向二极管db。可变电阻器rb可以包括用于存储数据的电阻材料。双向二极管db可以连接在可变电阻器rb和位线bl之间，并且可变电阻器rb可以连接在字线wl和双向二极管db之间。可以切换双向二极管db和可变电阻器rb的位置。双向二极管db可以阻挡流经未选择的存储器单元的漏电流。

参照图7c，存储器单元mcc可以包括可变电阻器rc和晶体管tr。晶体管tr可以用作选择器(即，是开关)，用于基于字线wl的电压，向可变电阻器rc提供电流或阻止电流流到可变电阻器rc。在图7c的实施例中，除了字线wl之外，还可以提供用于控制可变电阻器rc的两端的电压电平的源极线sl。晶体管tr可以连接在可变电阻器rc和位线bl之间，并且可变电阻器rc可以连接在源极线sl和晶体管tr之间。可以切换晶体管tr和可变电阻器rc的位置。可以基于由字线wl驱动的晶体管tr是导通还是关断来选择或不选择存储器单元mcc。

图8是更详细地示出包括在图4的存储器系统10中的存储器控制器200的框图。

参照图8，存储器控制器200可以包括ecc电路210、处理器220、ram230、主机接口(i/f)240和存储器i/f250。ecc电路210可以通过在写入操作期间对从主机host接收的信息数据执行ecc编码生成奇偶校验位(校验码)，生成码字，该码字是执行纠错的单元，并将码字提供给存储器件100。码字可以包括信息数据和奇偶校验位(例如，由ecc电路210生成的校验码或纠错码)。与从主机host接收时的状态相比，信息数据可以具有相同的格式或者可以重新格式化。类似地，在某些示例中也可以重新格式化码字，例如以提供具有更平衡数量的逻辑高(“1”)位和逻辑低(“0”)位的码字(例如，通过在将码字存储在存储器件的ecc扇区中之前，使用使用传统的位均衡方法的位均衡电路(未示出)处理ecc电路210输出的码字)。重新格式化也可以是数据随机化和/或数据加密的形式，并且可以使用随机化电路和/或加密电路(未示出)来实现。在一些示例中，这种重新格式化可以改变(例如，增加)所得到的重新格式化的码字(和/或信息数据)的位数。ecc电路210可以对在读取操作期间从存储器件100接收的读取数据(即，码字)执行ecc解码，从而生成信息数据并将信息数据提供给主机host。

当码字中的错误位的数量在纠正能力内时，ecc电路210可以纠正误码。另一方面，当码字中的错误位数超过纠正能力时，ecc电路210可能不纠正误码。这样，ber不平衡可能是确定ecc电路210的纠正能力的很大负担。如果能够减小ber不平衡，则可以减小ecc电路210的纠正能力，从而ecc电路210可以容易地实现纠错算法。

处理器220可以包括中央处理单元(例如，或微处理器)，并且可以控制存储器控制器200的整体操作。更详细地，处理器220可以由存储在ram230中的代码配置，以控制存储器控制器的整体操作，例如控制存储器控制器200的固件的操作的时序。ram230可以用作处理器220的操作存储器、高速缓冲存储器或缓冲存储器。

主机i/f240与主机host接口以从主机host接收对存储器操作的请求。例如，主机i/f240从主机接收对于各种操作的各种请求，例如数据读取和写入请求，存储器控制器200使用这些请求来生成用于存储器件100上的存储器操作的各种内部信号。

存储器i/f250可以提供存储器控制器200和存储器件100之间的接口。例如，写入数据和读取数据可以通过存储器i/f250发送到存储器件100和从存储器件100接收。存储器i/f250可以向存储器件100提供命令和地址，从存储器件100接收各种信息，并且将各种信息提供给存储器控制器200的内部组件。

图9a是示出图5a的存储器单元阵列110的示例性细节的框图。图5b中的体存储器阵列110a-110d中的每一个可以使用图9a的结构形成。存储器单元阵列110可以使用存储器片组来实现，其中图6的存储器片组tile在列方向和行方向上二维安排。存储器片组可以包括多个存储器机架bay，并且存储器机架bay中的每一个可以包括多个存储器片tile(诸如图6中的多个存储器片tile)，其可以安排在每个内存机架bay的列方向。图9a示出了128个存储器机架bay，每个机架包括4个存储器片tile1到tile4。本发明构思不限于此，并且存储器机架bay的数量和存储器片tile的数量可以根据实施例而变化。

参照图9a，存储器片组tile_gr可以被设置为以页面为单位向其写入或从其读取数据的存储区域。页面表示一组从连接到单个字线的存储器单元中选定的、可以同时执行写入和读取操作的存储器单元。例如，假设对应于每个页面的数据位是128位(或16字节)。在这种情况下，可以将1位数据写入共同连接到存储器片组tile_gr中的一个字线的128个存储器机架bay中的每一个，或从其读取。

在形成某些访问电路的情况下，组tile_gr的片可以彼此间隔开。例如，位于片之间的区域中的访问电路可以包括子字线驱动器、位线感应放大器、用于将位线连接到i/o线的选择电路、字线和多个子字线之间的字线捆扎(strapping)连接中的一个或多个。在每个片内，存储器单元的行(和对应的字线)可以以第一间距间隔开，其中位于不同篇中的相邻存储器单元行(和相邻字线)以大于该第一间距(pitch)的距离彼此间隔开，为访问电路提供空间。类似地，在每个片内，存储器单元的列(和对应的位线)可以以第二间距间隔开，其中位于不同片中的相邻存储器单元列(和相邻位线)以大于该第二间距的距离彼此间隔开，为访问电路提供空间。参见，例如，关于us2015/0364178(具有子阵列块scb)和us2009/0141567描述的示例性布局，这两者都通过引用并入本文。

图10a至图10c是用于解释图9a的存储器片组tile_gr中的存储器单元的分布特性的第一示例的视图。在图10b和图10c中，横轴指示电阻，而纵轴指示存储器单元的数量。

参照图10a，存储器片组tile_gr可以具有从存储器片组tile_gr的底部到顶部依次顺序布置的多条字线wl0到wln-1(例如，具有定义存储器片组tile_gr的底部边缘的字线wl0以及定义上边缘的wln-1)。应该理解的是，图10a的参照标记wl0至wln-1(以及本公开中其他地方的类似标记)对应于字线地址(例如，行地址ra)。例如，图10a中的wl0至wln-1标记指示对应于其寻址的字线(例如，分别由行地址ra0至ran-1标识的字线)。使用该寻址命名法(wl0至wln-1)也可用于指代特定(即，物理)字线(或字线组)。应当理解，字线寻址的修改不会修改物理字线，只修改物理字线的标识。在本公开中还实现了位线bl的类似标识。预计如图3所示，连接到字线wl0到wln-1中的每一个的存储器单元具有低电阻状态lrs或高电阻状态hrs(相对于参考电阻rr)。

然而，连接到位于存储器片组tile_gr的中心的字线wln/2的存储器单元显示了图3所示的正常的电阻分布，而连接到存储器片组tile_gr的边缘上的字线wl0和wln-1的存储器单元显示了图10b和图10c所示的电阻分布加宽和/或可能移位。字线的电阻分布可以对于在存储器片组tile_gr的边缘处或靠近存储器片组tile_gr该边缘处的字线加宽(例如，与在存储器片组tile_gr的中心处的那些字线(例如，在该示例中，wln/2)的存储器单元相比，对字线wl0和wln-1的存储器单元，字线wl0和wln-1可以具有更宽的电阻分布)。

参照图10b，沿从位于存储器片片组tile_gr的中心的字线wln/2到在存储器片组tile_gr的下边缘处的字线wl0的方向，存储器单元的电阻减小并且它的分布加宽且移位。图10b还示出了字线wln/4和wln/8的示例性电阻分布加宽/移位，该字线wln/4和wln/8分别位于存储器片组tile_gr的远离下边缘(在该示例中，对应于wl0)的垂直尺寸的1/4和1/8处(在列方向上)。

参照图10c，沿从在存储器片组tile_gr的中心的字线wln/2到在存储器片组tile_gr的上边缘处的字线wln-1的方向，存储器单元的电阻减小并且其分布加宽和移位。图10c还示出了字线wl3n/4和wl7n/8的示例性电阻分布加宽/移位，该字线wl3n/4和wl7n/8分别位于存储器片组tile_gr的远离上边缘(在该示例中，对应于wln-1)的垂直尺寸的1/4和1/8处(在列方向上)。

在图10b和图10c的电阻分布特性中，在朝向存储器片组tile_gr的下边缘和上边缘的方向上，存储器单元的复位数据的电阻率(resistivity)可以降低。存储器片组tile_gr的下边缘和上边缘属于电阻分布劣化区域。对于电阻分布劣化区的存储器单元，逻辑“1”的置位数据与逻辑“0”的复位数据之间的感应裕度减小。因此，对逻辑“0”的复位数据的感应变得更不确定，更慢或通常更不可靠。因此，字线的ber随着其位置更接近存储器片组的边缘而增加。相反，位于存储器片组tile_gr的中心的存储器单元的复位数据的电阻率相对保持，因此ber可能降低。当具有大ber的下边缘和上边缘上的存储器单元以及具有小ber的中心处的存储器单元彼此混合然后存储数据时，可以减少这些存储器单元组之间的ber不平衡。现在将描述其中执行字线交织操作以实现ber均衡的ecc交织操作。

图11a至图11c是用于解释根据本发明构思的实施例的ecc交织操作的视图。

参照图11a，可以使用图9a的两个存储器片组tile_gr来执行字线交织操作。图8的ecc电路210可以通过基于从主机接收的信息数据生成奇偶校验位来生成码字。从主机接收的信息数据可以被划分成随后被用于形成ecc扇区的多个部分。例如，如果ecc电路210被配置为生成奇偶校验数据以形成256位的码字，则从主机host接收的信息数据可以被划分为多个每个146位的块。例如，主机host可以向存储器控制器200发送存储命令以存储大块数据(例如，4mb文件)，并将4mb信息数据与存储命令一起发送到存储器控制器200。数据块可以由主机host作为信息数据的流发送到存储器控制器200。由主机host发送到存储器控制器200的信息数据块可以被划分为多个较小的数据块(例如，146位)。每个数据块可以被发送到ecc电路210(例如，顺序地发送以用于顺序处理)，并且ecc电路210可以为每个数据块生成奇偶校验数据(例如，110位)，其中数据块和对应的奇偶校验数据形成码字(例如，256位)。因此，生成了多个码字，每个码字包括来自主机host的信息数据块(包括由主机host发送的较大信息数据块的一部分)和相应的奇偶校验数据。

由ecc电路210顺序生成的多个码字可以顺序存储在单个存储器件中，或者在多个存储器件上展开，如本文其他地方所述。例如，存储器控制器200可以分配用于存储多个码字的可用存储器的一部分，并将一个或多个写入命令和多个码字发送到存储器件。存储器控制器可以向存储器件发送至少一个存储器地址，该存储器地址标识存储器件在其中存储码字的存储器的位置。例如，存储器控制器200可以和每个写入命令一起向存储器件发送存储器地址(例如，包括行地址和列地址)，其中每个写入命令与一个码字相关联(例如，单个写入命令对存储单个码字有效)。在这种情况下，存储器控制器200，可以和相应的递增存储器地址以及随后发送的码字一起发送每个后续写入命令(例如，对于每个随后发送的码字，顺序地增加每个行地址或顺序地增加每个列地址)。或者，存储器控制器200可以向存储器件提供具有突发类型写入命令的起始存储器地址以用于标识用于存储第一码字的初始位置并发送与写入命令相关联的码字序列。在突发写入命令中，存储器件可以初始将第一码字存储在由起始存储器地址标识的存储器部分处，第二码字存储在由起始地址+1标识的存储器部分处，第三码字存储在由起始地址+2标识的存储器部分处。例如，存储器可以包括行地址计数器和列地址计数器，其初始存储起始地址(例如，分别存储起始行地址和起始列地址)，该起始地址和写入命令一起从存储器被发送。行地址计数器的行地址和列地址计数器的列地址可以分别提供给行解码器和列解码器，行解码器和列解码器对其进行解码以选择存储第一码字的相应字线和列。在将第一码字存储在由起始行地址和起始列地址标识的存储器位置之后，可以递增列地址计数器和行地址中的一个，并且可以将下一个码字存储在由该递增的地址标识的存储器地址处。另外，列地址计数器和行地址计数器中的另一个可以在写入一定数量的码字之后递增。应当注意，可以使用单个存储器地址(例如，与写入命令一起发送的)以将单个码字存储在由相同的单个存储器地址标识的多个存储器位置处(例如，根据关于ecc子扇区sec1和sec2的本文中所描述的任何示例)，或可以使用多个存储器地址(例如，与写入命令一起发送的或由存储器件内部生成的多个地址)。在许多实现中，相同的行地址和相同的列地址用于存储单个ecc扇区的多个ecc子扇区(例如，sec1和sec2)(即，将码字的多个部分存储在不同的存储器位置处)(其可以在根据本文描述的任何实施例在相对不同的存储器位置中)。

可以使用其他电路和方法。通常，存储信息数据块的结果可包括使用由一系列行地址标识的一组字线(例如，按行地址范围中的顺序)存储一系列码字。类似地，信息数据块可以包括将一系列码字存储在由一系列列地址和/或以列地址的顺序标识的存储器位置处。

在存储ecc扇区时，ecc扇区被划分为多个部分(ecc子扇区)。在该示例中，ecc扇区包括两个ecc子扇区，即第一ecc子扇区sec1和第二ecc子扇区sec2。例如，ecc扇区可以由256位(或32字节)形成，并且第一ecc子扇区sec1和第二ecc子扇区sec2中的每一个可以由128位(或16字节)形成。

可以设置第一ecc子扇区sec1以被写入第一存储器片组tile_gr1，并且可以设置第二ecc子扇区sec2以被写入第二存储器片组tile_gr2。在这种情况下，当执行字线交织操作时，可以将第一ecc子扇区sec1写入到从连接到位于第一存储器片组tile_gr1的下边缘处的字线wl0的存储器单元中选择的存储器单元，第二ecc子扇区sec2可以被写入到从连接到位于第二存储器片组tile_gr2中心处的字线wl0的存储器单元中选择的存储器单元。

第一存储器片组tile_gr1中的字线wl0和第二存储器片组tile_gr2中的字线wl0可以位于距第一存储器片tile_gr1和第二存储器片组tile_gr2的相应下边缘不同的距离处。第一存储器片组tile_gr1中的字线wl0可以被设置为接近第一存储器片组tile_gr1的下边缘的字线，并且第二存储器片组tile_gr2中的字线wl0可以被设置为远离第二存储器片组tile_gr2的下边缘的字线。

在某些操作中，关于不同存储器片的字线交织操作，可以在从位于第一存储器片组tile_gr1的下边缘的字线wl0到位于其上边缘的字线wln-1的方向上，在第一存储器片组tile_gr1上顺序执行写入操作(例如，写入由ecc电路ecc电路210顺序处理的ecc扇区序列，如本文其他地方所述)。可以在从位于第二存储器片组tile_gr2的中心的字线wl0到位于其上边缘的字线wln/2-1的方向上，并且然后从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上，在第二存储器片组tile_gr2上顺序地执行写入操作。当然，可以执行其他操作以随机访问片组tile_gr1和tile_gr2的字线，并且可以实现访问操作的其他顺序(包括写入操作的其他顺序)。

为了关于不同的存储块执行字线交织操作，如图11b所示，图5a和图5b的控制电路130可以改变第一存储器片组tile_gr1和第二存储器片组tile_gr1中的一个或两者的字线寻址。顺序地增加第一存储器片组tile_gr1的行地址ra[i:0]可以在从位于第一存储器片组tile_gr1的下边缘的字线wl0到位于第一存储器片组tile_gr1的上边缘的字线wln-1的方向上分别标识(并且在访问操作期间顺序地选择)第一存储器片组tile_gr1的字线。顺序地增加第二存储器片组tile_gr2的行地址ra[i:0]可以在从位于第二存储器片组tile_gr2中心的字线wl0到位于第二存储器片组tile_gr2的上边缘的字线wln/2-1，然后从位于第二存储器片组tile_gr2的下边缘的字线wln/2到位于第二存储器片组tile_gr2的中心的字线wln-1(并且紧邻也位于第二存储器片组tile_gr2的中心的wl0)的方向上分别标识(并且在访问操作期间顺序地选择)第二存储器片组tile_gr2的字线。

可以改变在不同存储器片上的字线交织操作中执行的顺序写入操作的顺序。例如，控制电路130可以以相反的方式设置图11b的字线寻址顺序，使得在从位于第二存储器片组tile_gr2的下边缘上的字线wl0到位于其上部的字线wln-1的方向上顺序地对第二存储器片组tile_gr2执行写入操作，并且在从位于第一存储器片组tile_gr1的中心的字线wl0到位于其上边缘的字线wln/2-1，然后，从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上，在第一存储器片组tile_gr1上顺序地执行写入操作。

假设在第一存储器片tile_gr1和第二存储器片组tile_gr2的下边缘和上边缘上的存储器单元中以相对高的误码率(与这些片组tile_gr1和tile_gr2的中间的存储器单元相比)发生误码，在执行字线交织操作之后，可以通过混合在下边缘或上边缘上的存储器单元与中心处的存储器单元来均衡ecc扇区的误码。因此，可以通过关于不同的存储器片施加字线交织操作来减少字线之间的ber不平衡。

本实施例示出ecc扇区，其包括被写入两个不同片组中的不同相对位置的第一ecc子扇区sec1和第二ecc子扇区sec2。然而，ecc扇区可以被划分为其他数量的子扇区，并且子扇区可以分别被写入这些存储器片组中的不同相对位置处的存储器片组。在这种情况下，子扇区可以经由字线交织操作被混合在不同的存储器片组的存储器单元中并被写入其中，因此可以均衡ecc扇区的误码。ecc扇区可以被划分为n个子扇区，其中n是等于2或更大的整数，并且每个子扇区可以被写入每个片组中的m个不同相对位置处的n个存储器片组中的相应一个，其中m是2到n范围中的整数。

图11c示出了字线寻址，其不同于在图11a的字线交织操作中执行的字线寻址。

参照图11c，在第一存储器片组tile_gr1中，字线wl0可以是属于电阻分布劣化区域的字线之一。在第一存储器片组tile_gr1中，字线wl0是除了位于第一存储器片组tile_gr1的下边缘的字线之外的字线。

在第二存储器片组tile_gr2中，字线wl0可以是属于正常电阻分布区域的字线之一。在第二存储器片组tile_gr2中，字线wl0可以是除了位于第二存储器片组tile_gr2的中心的字线之外的字线。

当执行字线交织操作时，可以将第一ecc子扇区sec1写入到从连接到第一存储器片组tile_gr1的字线wl0的存储器单元中选择的存储器单元，并且可以将第二ecc子扇区sec2写入到从连接到第二存储器片组tile_gr2的字线wl0的存储器单元中选择的存储器单元。

图10d示出了使用字线交织的ecc交织的示例，其可以在存储器阵列的片组tile_gr的每个片tile的边缘处发生电阻分布劣化时实现。如图10d所示，对于连接到每个片的顶部边缘和下边缘处的字线的存储器单元，可能发生电阻分布劣化。图9b示出了当片组tile_gr的每个片tile包括图10d中所示的电阻分布劣化时整个片组tile_gr的电阻分布劣化。当字线连接到跨整个片组tile_gr水平延伸的片组tile_gr的存储器单元行时，相比远离片tile的上边缘和下边缘的那些(例如图9b的wli)，对于位于片tile的上边缘和下边缘附近的字线(例如图9b中的wlj)，可能发生电阻分布劣化。

为了平衡ber，ecc扇区可以被划分为子扇区sec1和sec2，并且存储在不同的片组tile_gr1和tile_gr2中，如上面参照图11a到11c所述，其中修改tile_gr1和tile_gr2的字线的行寻址中的一个或两者，使得每当子扇区sec1和sec2中的一个存储在与片tile的上边缘或下边缘相邻的位置时，子扇区sec1和sec2中的另一个存储在连接到远离片tile的上边缘和下边缘的字线wl的存储器单元上。例如，假设由解码器160解码以选择字线之一的行地址ra包括i位。行地址ra可以由位ra0、ra1、ra2、......rai-3、rai-2、rai-1、rai以最低有效位(ra0)到最高有效位(rai)的顺序形成。可以对于用于访问片组tile_gr1的所有行地址反转更高有效位中的一个(例如，rai-3、rai-2、rai-1之一)以存储子扇区sec1，同时可以保持tilegr2的行寻址不修改。在图9b的示例中，可以解码行地址位rai-1、rai以标识和选择包含要被访问的字线的片的四个水平块中的一个，同时可以解码行地址位ra0、ra1、ra2、......rai-3、rai-2以标识和选择水平块中的字线(例如，行地址位ra0、ra1、ra2、......rai-3、rai-2可关于每个片标识图10d中所示的字线wl0到w1m-1)。在这种情况下，行地址rai-2可以针对片组tile_gr1反转并且对于片组tile_gr2保持不变。对于片组tile_gr1，按照对应于行地址的顺序次序被顺序访问的字线可以是从每个片的中心到片的上边缘的顺序，然后是从每个片的底部到片的中心的顺序。在片组tile_gr2中访问的对应字线(即，对于相同顺序的相同行地址)可以是以片的底部到片的顶部的顺序。应当理解，可以结合本文描述的其他地址修改来完成更高有效位(诸如如上所述的rai-2)的修改，诸如反转片组tile_gr1和tile_gr2之一的最高有效位rai，因此，可以在ecc扇区的各部分之间扩展其他模式的电阻分布劣化区，以实现ber平衡。

图12是用于说明根据本发明构思的实施例的ecc交织操作的图。

参照图12，执行关于不同存储体的字线交织操作。第一存储器片组tile_gr1可以属于第一存储体bank1，第二存储器片组tile_gr2可以属于第二存储体bank2。可以提供ecc扇区的第一ecc子扇区sec1以被写入第一存储体bank1的第一存储器片组tile_gr1，并且可以提供第二ecc扇区sec2以被写入第二存储体bank2的第二存储器片组tile_gr2。

在关于不同存储体的字线交织操作中，可以在从距离位于第一存储器片组tile_gr1的下边缘的字线wl0到位于其上边缘的字线wln-1的方向上对第一存储体bank1的第一存储器片组tile_gr1顺序地执行写入操作，并且可以在从位于第二存储器片组tile_gr2的中心的字线wl0到位于其上边缘的字线wln/2-1，然后从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上对第二存储体bank2的第二存储器片组tile_gr2顺序地执行写入操作。

为了关于不同的存储体执行字线交织操作，如本文所讨论的，图5a和图5b的控制电路13可以改变第一存储体bank1和第二存储体bank2中的至少一个的字线寻址。

根据一个实施例，图5a和图5b的存储器单元阵列110可包括多个存储体。参照图5a和图5b，存储器单元阵列110可以被设置为与安排了不同于存储器单元阵列110的电路块(例如，写入/读取电路120、控制电路130、参考信号发生电路140、置位电压生成电路150、行解码器160和列解码器170)的外围电路区域相邻。图5c是俯视图，显示了具有与各种外围电路相邻设置的四个存储体阵列110a至图110d的示例性存储器芯片的布局。存储器单元阵列110的多个存储体中靠近外围电路区域的存储体的存储器单元的ber可以高于远离外围电路区域的存储体的存储器单元的ber。在这种情况下，第一存储体bank1可以被设定为靠近外围电路区域的存储体，第二存储体bank2可以被设定为远离外围电路区域的存储体。而且，两个存储体可以与外围电路区域相邻地设置，可以执行字线交织操作，使得每个行地址标识第一存储体中的第一字线和第二存储体中的第二字线，其中，来自外围电路的第一字线和第二字线的距离不同以平衡ber。第v分布劣化区可以在与外围电路区域相邻的位置处的体存储器阵列内形成。

当关于不同存储体执行字线交织操作时，ecc扇区的误码可以在下边缘或上边缘上的存储器单元中以及中心处的存储器单元中混合，从而混合误码率(ber)可以在不同的字线之间被均衡。因此，通过关于不同的存储体施加字线交织操作，可以减少字线之间的ber不平衡。

图13是用于解释根据本发明构思的实施例的ecc交织操作的图。

参照图13，执行关于不同存储器芯片的字线交织操作。第一存储器片组tile_gr1可以属于第一存储器芯片chip1，第二存储器片组tile_gr2可以属于第二存储器芯片chip2。可以提供ecc扇区的第一ecc子扇区sec1以被写入第一存储器芯片chip1的第一存储器片组tile_gr1，并且可以提供第二ecc子扇区sec2以写入第二存储器芯片chip2的第二存储器片组tile_gr2。

可以关于不同存储器芯片施加字线交织操作，使得可以在从位于第一存储器片组tile_gr1的下边缘的字线wl0到位于其上边缘的字线wln-1的方向上对第一存储器芯片chip1的第一存储器片组tile_gr1顺序地执行写入操作，并且可以在从位于第二存储器片组tile_gr2的中心的字线wl0到位于其上边缘的字线wln/2-1，然后从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上，对第二存储器芯片chip2的第二存储器片组tile_gr2顺序地执行写入操作。

当关于不同存储器芯片执行字线交织操作时，ecc扇区的误码可以在下边缘或上边缘上的存储器单元中以及中心处的存储器单元中被混合，从而可以在不同的字线之间均衡误码率(ber)。具体地，第v分布劣化区可以位于与存储器芯片的边缘相邻的存储器芯片的存储器阵列的位置处。因此，可以通过关于不同的存储器芯片施加字线交织操作来减少字线之间的ber不平衡。

图14a至图14c是用于解释图9a的存储器片组tile_gr中的存储器单元的分布特性的第二示例的视图。在图14b和图14c中，横轴指示电阻，纵轴指示存储器单元的数量。

参照图14a，存储器片组tile_gr可以具有多条位线bl0至bln-1。预计如图3所示，连接到位线bl0到bln-1中的每一个的存储器单元具有低电阻状态lrs或高电阻状态hrs(相对于参考电阻rr)。

然而，连接到位于存储器片组tile_gr的中心的位线bln/2的存储器单元示出了正常的电阻分布特性，如图3所示，而如图14b和图14c所示，连接到位于存储器片组tile_gr的边缘上的位线bl0和bln-1的存储器单元示出了加宽的电阻分布特性。

参照图14b，在从位于存储器片组tile_gr的中心的位线bln/2到位于存储器片组tile_gr的左边缘的位线bl0的方向上，存储器单元的电阻减小并且其分布加宽。

参照图14c，在从位于存储器片组tile_gr的中心的位线bln/2到位于存储器片组tile_gr的右边缘的位线bln-1的方向上，存储器单元的电阻减少并且其分布加宽。

在图14b和图14c的电阻分布特性中，在朝向存储器片组tile_gr的下边缘和上边缘的方向上，存储器单元的复位数据的电阻率可以降低。存储器片组tile_gr的左边缘和右边缘属于电阻分布劣化区域。对于电阻分布劣化区的存储器单元，逻辑“1”的置位数据与逻辑“0”的复位数据之间的感应裕度减小。因此，对逻辑“0”的复位数据的感应变得更不确定，更慢或通常更不可靠。因此，ber增加。另一方面，位于存储器片组tile_gr的中心的存储器单元的复位数据的电阻率被保持，因此ber可能降低。当具有大ber的左右边缘上的存储器单元和具有小ber的中心处的存储器单元彼此混合然后存储数据时，可以减小位线之间的ber不平衡。现在将描述执行位线交织操作以实现ber均衡的ecc交织操作。

图15a至图15d是用于解释根据本发明构思的实施例的ecc交织操作的视图。

参照图15a，可以使用图9a的两个存储器片组tile_gr来执行位线交织操作。ecc扇区可以包括第一ecc子扇区sec1和第二ecc子扇区sec2。ecc扇区的数据结构可以包括例如256位(或32字节)，并且第一ecc子扇区sec1和第二ecc子扇区sec2中的每一个可以包括128位(或16字节)。

可以提供第一ecc子扇区sec1以被写入第一存储器片组tile_gr1，并且可以提供第二ecc子扇区sec2以被写入第二存储器片组tile_gr2。在这种情况下，当执行位线交织操作时，第一ecc子扇区sec1可以被写入连接到第一存储器片组tile_gr1的字线wli的存储器单元当中的、连接到位于第一存储器片组tile_gr1的左边缘的位线bl0到bl127的存储器单元，并且第二ecc子扇区sec2可以被写入连接到第二存储器片组tile_gr2的字线wli的存储器单元当中的、连接到位于第二存储器片组tile_gr2的中心的位线bl0到bl127的存储器单元。字线wli指示第一存储器片tile_gr1和第二存储器片组tile_gr2中的相同级别上的字线。

第一存储器片组tile_gr1中的位线bl0和第二存储器片组tile_gr2中的位线bl0可以位于距第一存储器片tile_gr1和第二存储器片组tile_gr2的各自的左边缘不同的距离处。第一存储器片组tile_gr1中的位线bl0可以被设定为靠近第一存储器片组tile_gr1的左边缘的位线，并且第二存储器片组tile_gr2中的位线bl0可以被设定为远离第二存储器片组tile_gr2的左边缘的位线。

在关于不同的存储器片的位线交织操作中，可以在从位于第一存储器片组tile_gr1的左边缘的位线bl0到位于其右边缘的位线bln-1的方向上对第一存储器片组tile_gr1顺序执行写入操作，并且可以在从位于第二存储器片组tile_gr2的中心的位线bl0到位于其右边缘的位线bln/2-1，然后从位于其左边缘的位线bln/2到位于其中心的位线bln-1(紧邻位线bl0)的方向上对第二存储器片组tile_gr2顺序地执行写入操作。

为了关于不同的存储器片执行位线交织操作，如图15b所示，图5a和图5b的控制电路130可以改变第一存储器片组tile_gr1和第二片组tile_gr2中的一个或两者的位线寻址。顺序地增加第一片组tile_gr1的列地址ca[j:0]可以分别标识(并且在访问操作期间顺序地选择)在位于第一片组tile_gr1的左边缘的位线bl0到位于第一存储器片组tile_gr1的右边缘的位线bln-1的方向上的第一存储器片组tile_gr1的位线。顺序地增加第二片组tile_gr2的列地址ca[j:0]可以分别标识(并且在访问操作过程中顺序地选择)在从位于第二存储器片组tile_gr2的中心的位线bl0到位于第二存储器片组tile_gr2的右边缘的位线bln/2-1，然后从位于第二存储器片组tile_gr2的左边缘的位线bln/2到位于第二存储器片组tile_gr2的中心的位线bln-1的方向上的第二片组tile_gr2的位线。

可以改变在不同存储器片上的位线交织操作中执行的写入操作的顺序。例如，控制电路130可以以相反的方式设定图15b的位线寻址顺序，使得在从位于第二存储器片组tile_gr2的左边缘的位线bl0到位于右侧的位线bln-1的方向上顺序地对第二存储器片组tile_gr2执行写入操作，并且在从位于第一存储器片组tile_gr1的中心的位线bl0到位于其右边缘的位线bln/2-1，然后从位于其左边缘的位线bln/2到位于其中心的位线bln-1的方向上，在第一存储器片组tile_gr1上顺序地执行写入操作。这些写入操作可以每个与不同的列地址相关联，该不同的列地址通过列解码器引起相关的一个或多条位线bl的选择。在一些示例中，多条位线bl可以由相同的列地址标识，并且单个列地址cai可以由列解码器解码并且导致同时选择和访问多条位线(例如，以同时从多条位线提供或获得相应的数据位)。这些多条位线中的一些或全部(由单个列地址cai标识)可以访问相同的存储器片组tile。

假设在第一存储器片tile_gr1和第二存储器片组tile_gr2的左边缘和右边缘上的存储器单元中发生相对较高的误码率(与中间的存储器单元相比)，在执行位线交织操作之后，可以通过将左边缘或右边缘上的存储器单元与中心处的存储器单元之间进行混合来均衡ecc扇区的误码。因此，可以通过对不同的存储片施加位线交织操作来减少位线之间的ber不平衡。

图15c显示了与在图15a的位线交织操作中执行的位线寻址不同的位线寻址。

参照图15c，在第一存储器片组tile_gr1中，位线bl0可以是属于电阻分布劣化区域的位线之一。在第一存储器片组tile_gr1中，位线bl0可以是属于电阻分布劣化区域的位线中的不同于位于左边缘的位线的位线。

在第二存储器片组tile_gr2中，位线bl0可以是属于正常电阻分布区域的位线之一。在第二存储器片组tile_gr2中，位线bl0可以是属于正常电阻分布区域的位线中的不同于位于中心的位线的位线。

当执行位线交织操作时，可以将第一ecc子扇区sec1写入连接到第一存储器片组tile_gr1的字线wli的存储器单元当中的、连接到位线bl0到bl127的存储器单元，并且第二ecc子扇区sec2可以被写入连接到第二存储器片组tile_gr2的字线wli的存储器单元当中的连接到位线bl0到bl127的存储器单元。

上面关于图15a至图15c描述的位线交织操作和地址修改也可用于解决在每个片tile的垂直边缘处发生的电阻分布劣化。图9c示出了其中由二维阵列片形成的片组tile_gr在每个片tile的垂直边缘处(因此，结果是，在每个机架bay的垂直边缘处)具有电阻分布劣化的示例。在访问tile_gr的存储器单元时，在通过行解码器160选择并激活字线(经由解码行地址ra)之后，列解码器170可以选择连接到所选字线的存储器单元的子集，这样的存储器单元的子集由列地址ca标识和选择。在解码列地址并选择所选字线的存储器单元的子集时，可以选择每个机架bay中的一个位线并将其连接到相应的i/o线(例如，使用图15b的i/o门控190)，使得响应于每个列地址(例如，图9c的tile_gr的128位)，提供每个机架bay的一位。然而，当位线选择的次序相同时(例如，关于列地址的较低有效位)，列地址可以选择在它们的相应的机架中每一个内具有相同相对位置的位线(并且因此存储器单元)。例如，如图9c所示，列地址cai可以选择全部位于其相应机架的左边缘的位线，而caj的列地址可以选择全部位于其机架的中间位置的位线。因此，由这种访问操作提供的结果数据位可以根据其列寻址而具有不同的电阻劣化率。

关于图15a至图15c描述的列寻址修改可以实现以解决所产生的ber不平衡。如图15d所代表的，通过如所描述的修改片组tile_gr1和tile_gr2中的一个或两者的列地址ca之一，当由片组中的一个(例如，tile_gr1)提供的一组位(例如，子扇区sec1的128位)提供来自全部在相应的电阻分布劣化区域中(例如，邻近相应片的垂直边缘)的存储器单元的位时，片组中的另一个(例如，tile_gr2)将提供位于这样的电阻分布劣化区域之外(例如，在相应的片的中间)的一组位(例如，子扇区sec2的128位)。因此，每个码字(由组合的子扇区sec1和sec2形成)的电阻分布劣化将得到平衡，从而导致ber平衡。

图16是用于解释根据本发明构思的实施例的ecc交织操作的图。

参照图16，可以使用图9a的两个存储器片组tile_gr来执行卷积交织操作。卷积交织操作可以通过综合执行图11a的位线交织操作和图15a的位线交织操作来实现。ecc扇区可以包括第一ecc子扇区sec1和第二ecc子扇区sec2。

可以提供第一ecc子扇区sec1以写入第一存储器片组tile_gr1，并且可以提供第二ecc子扇区sec2以写入第二存储器片组tile_gr2。在这种情况下，当执行卷积交织操作时，第一ecc子扇区sec1可以被写入到连接到位于第一存储器片组tile_gr1的下边缘的字线wl0的存储器单元当中的、连接到位于第一存储器片组tile_gr1的左边缘上的位线bl0到bl127的存储器单元，并且第二ecc子扇区sec2可以被写入到连接到位于第二存储器片组tile_gr2的中心的字线wl0的存储器单元当中的、连接到位于第二存储器片组tile_gr2的中心的位线bl0到bl127的存储器单元。

在关于不同存储器片的卷积交织操作中，可以在从位于第一存储器片组tile_gr1的下边缘上的字线wl0到位于其上边缘的字线wln-1的方向上在第一存储器片组tile_gr1上顺序执行的所描述的写入操作，以及可以在从位于第一存储器片组tile_gr1的左边缘的位线bl0到位于其右边缘的位线bln-1的方向上在第一存储器片组tile_gr1上顺序执行的所描述的写入操作可以被组合。另外，在从位于第二存储器片组tile_gr2的中心的字线wl0到位于其上边缘的字线wln/2-1，然后从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上在第二存储器片组tile_gr2上顺序执行的所描述的写入操作，以及在从位于第二存储器片组tile_gr2的中心位线bl0到位于其右边缘的位线bln/2-1，然后从位于其左边缘的位线bln/2到位于其中心的位线bln-1的方向上对第二存储器片组tile_gr2顺序执行的所描述的写入操作可以被组合。

为了关于不同的存储器片执行卷积交织操作，图5a和图5b的控制电路130可以改变第一存储器片组tile_gr1和第二存储器片组tile_gr2中的一个或两者的字线寻址和位线寻址。

当关于不同存储器片执行卷积交织操作时，ecc扇区的误码可以混合在下边缘或上边缘的存储器单元中以及中心处的存储器单元中，并且可以在ecc扇区之中均衡。因此，通过施加卷积交织操作，可以减少字线和位线之间的ber不平衡。

图17a和图17b是用于解释三维(3d)结构中的存储器单元的分布特性的视图，其中图6的存储片tile垂直堆叠。在图17b中，横轴指示电阻，纵轴指示存储器单元的数量。图6的存储器片tile可以沿高度方向堆叠。存储器片tilea到tiled中的每一个可以具有3d结构，其中每个存储器片在列方向、行方向和高度方向上延伸。

参照图17a，堆叠的存储器片tilea到tiled可以经由多个全局位线共同彼此连接。属于存储器片tilea到tiled中的每一个的字线可以独立于其他存储器片。如图3所示，预计存储器片tilea至tiled中的每一个的存储器单元具有低电阻状态lrs或高电阻状态hrs(相对于参考电阻rr)。

然而，位于堆叠的存储器片tilea到tiled中的上端的存储器片tiled的存储器单元可以显示正常的电阻分布，如图3所示，而位于堆叠的存储器片tilea到tiled中的下端的存储器片tilea的存储器单元可以显示电阻分布加宽，如图17b所示。

参照图17b，在从位于上端的存储器片tiled到位于下端的存储器片tilea的方向上，存储器单元的电阻减小并且其分布加宽。

在图17b的电阻分布中，在从堆叠的存储器片tilea到tiled的朝向下部中的存储器片tilec、tileb和tilea的方向上的ber可以增加，并且位于上端的存储器片tiled的ber可以减小。当位于下端并且具有大的ber的存储器片tilea的存储器单元以及位于上端并且具有小的ber的存储器片tiled的存储器单元彼此混合然后存储数据时，ber不平衡可以降低。现在将描述其中执行堆叠层交织操作以实现ber均衡的ecc交织操作。

图18是用于解释根据本发明构思的实施例的ecc交织操作的图。在图18中，存储器件100可以由存储器片堆叠形成。更具体地，存储器件100可以由堆叠层堆叠形成，其中每个堆叠层包括二维存储器片阵列(例如关于图9a描述的)。为了便于说明，仅示出了堆叠层stack0和stack1，并且针对这些堆叠层中的每一个仅示出了两个块。然而，预期每个堆叠层有额外堆叠层和存储器片。每个堆叠层可以包括单独的半导体芯片，其中堆叠通过tsv(通过衬底通孔)互连。或者，堆叠层的所有(或一些相邻的)堆叠层可以形成在单个半导体芯片中。

参照图18，第一存储器片tilea1和第二存储器片tilea2可以布置在作为下部的第一堆叠层stack0上。第三存储器片tileb1和第四存储器片tileb2可以布置在作为上部的第二堆叠层stack1上。第三存储器片tileb1可以堆叠在第一堆叠层stack0的第一存储器片tilea1上，并且第四存储器片tileb2可以堆叠在第一堆叠层stack0的第二存储器片tilea2上。

在堆叠的第一至第四存储器片tilea1至tileb2中，可以通过施加图16的卷积交织操作来执行堆叠层交织操作。ecc扇区可以包括第一ecc子扇区sec1和第二ecc子扇区sec2。

可以提供第一ecc子扇区sec1以被写入第一堆叠层stack0的第一存储器片tilea1，并且可以提供第二ecc子扇区sec2以被写入第二堆叠层stack1的第四存储器片tileb2。在这种情况下，当执行堆叠层交织操作时，第一ecc子扇区sec1可以被写入连接到位于第一存储器片tilea1的下边缘的字线wl0的存储器单元当中的、连接到位于第一存储器片tilea1的左边缘的位线bl0到bl127的存储器单元，并且第二ecc子扇区sec2可以被写入连接到位于第四存储器片tileb2的中心的字线wl0的存储器单元当中的、连接到位于第四存储器片tileb2的中心的位线bl0至bl127的存储器单元。

在关于不同存储器片的堆叠层交织操作中，可以在从位于第一存储器片tilea1的下边缘上的字线wl0到位于其上边缘的字线wln-1的方向上在第一存储器片tilea1上顺序地执行的写入操作，以及可以在从位于第一存储器片tilea1的左边缘的位线bl0到位于其右边缘上的位线bln-1的方向上在第一存储器片tilea1上顺序地执行的写入操作可以被组合。另外，可以在从位于第四存储器片tileb2的中心的字线wl0到位于其上边缘的字线wln/2-1，然后从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上在第四存储器片tileb2上顺序执行的写入操作，以及可以在位于第四存储器片tileb2的中心的位线bl0到位于其右边缘上的位线bln/2-1，然后从位于其左边缘的位线bln/2到位于其中心的位线bln-1的方向上在第四存储器片tileb2上顺序执行的写入操作可以被组合。

为了对堆叠的存储器片执行堆叠层交织操作，图5a和图5b的控制电路130可以改变堆叠的第一存储器片tilea1至第四存储器片tileb2中的一个或多个的字线寻址和位线寻址中的一个或两者。

当关于堆叠的存储器片执行堆叠层交织操作时，ecc扇区的误码可以在堆叠存储器片中的较低存储器片的存储器单元和较高存储器片的存储器单元中被混合，并且可以被均衡。因此，可以通过施加堆叠层交织操作来减小堆叠的存储器片之间的ber不平衡。

图19是根据本发明构思的实施例的包括存储器件的存储器模块1900的示意图。

参参照图19，存储器模块1900可以包括多个存储器芯片100_1至图100_5。多个存储器芯片100_1至图100_5可以与图5a和/或5b的存储器件100相同或相似。

存储器模块1900可以包括缓冲器1910，其经由多条信号线接收并缓冲来自图8的存储器控制器200的命令、地址和数据，并将命令、地址和数据提供给存储器芯片100_1至图100_5。缓冲器1910可以包括ecc电路210，其与图8的ecc电路210相同或类似。ecc电路210可以在写入操作期间对由存储器模块1900接收的信息数据执行ecc编码，从而生成码字并将码字提供给从存储器芯片100_1至图100_5中选择的存储器芯片。ecc电路210可以在读取操作期间对从存储器芯片100_1至图100_5中选择的存储器芯片接收的读取数据(即，码字)执行ecc解码，从而生成信息数据并将信息数据提供给存储器控制器200。

缓冲器1910可以在上面参照图13描述的不同存储器芯片上执行字线交织操作。结合图13，第一存储器片组tile_gr1可以属于第一存储器芯片100_1，第二存储器片组tile_gr2可以属于第二存储器芯片100_2。缓冲器1910可以在第一片组tile_gr1和第二片组tile_gr2中的不同相对位置处，提供ecc扇区的第一ecc子扇区sec1以被写入第一存储器芯片100_1的第一存储器片组tile_gr1，并且提供其第二ecc子扇区sec2以被写入第二存储器片100_2的第二存储器片组tile_gr2，如本文所述。

在关于不同存储器芯片的字线交织操作中，可以在从位于第一存储器片组tile_gr1的下边缘的字线wl0到位于其上边缘的字线wln-1的方向上对第一存储器芯片100_1的第一存储器片组tile_gr1顺序地执行写入操作，并且可以在从位于第二存储器片组tile_gr2的中心的字线wl0到位于其上边缘的字线wln/2-1，然后在从位于其下边缘的字线wln/2到位于其中心的字线wln-1的方向上对第二存储器芯片100_2的第二存储器片组tile_gr2顺序地执行写入操作。代替或者补充于字线交织操作，可以以本文所述的方式对于第一片组tile_gr1和第二片组tile_gr2执行除字线交织操作之外的交织操作。

图20是根据本发明构思的实施例的存储器件的ecc交织操作的流程图。

参照图20，在操作s2000中，当导通图5a的存储器件100时，ecc交织操作开始。例如，ecc交织操作可以在存储器件100的写入操作或读取操作期间开始。根据实施例，可以根据以上参照图10a至图10c、图14a至图14c、以及图17a和图17b所描述的存储器单元阵列110中的存储器单元的分布特性来开始ecc交织操作。

当ecc交织操作在操作s2000中开始时，存储器件100可以接收包括信息数据和信息数据的一个或多个奇偶校验位的码字，并且可以将包括信息数据的ecc扇区划分为至少两个ecc子扇区。当存储器件100将码字写入包括多个存储器片的存储器单元阵列时，存储器件100可将至少两个ecc子扇区中的一个写入具有高ber的第一存储器区域并且可以将至少两个ecc子扇区的另一个写入到具有低ber的第二存储区域。存储器件100可以执行字线交织操作(s2010)、体交织操作(s2020)、位线交织操作(s2030)、卷积交织操作(s2040)和堆叠层交织操作(s2050)中的一个或多个，使得写入第一存储区域和第二存储区域的多条信息数据的ber可以均衡。ecc交织操作可以包括芯片交织操作(s2060)。

在字线交织操作(s2010)中，信息数据可以在连接到第一存储区的第一字线的存储器单元和连接到第二存储区的第二字线的存储器单元中被混合，并且可以写入其中(例如，以本文所述的方式)。

在体交织操作(s2020)中，信息数据可以在连接到多个体中的布置在靠近外围电路块的第一体的第一字线的存储器单元中、以及连接到多个体中的布置在远离外围电路块的第二体的第二字线的存储单元中被混合，并且可以被写入其中(例如，以本文所述的方式)。

在位线交织操作(s2030)中，信息数据可以在连接到第一存储区域的第一字线和第一位线的存储器单元和连接到第二存储区域的第二字线和第二位线的存储器单元中被混合，并且可以被写入其中(例如，以本文所述的方式)。

在卷积交织操作(s2040)中，信息数据可以在连接到第一存储区域的第一字线和第一位线的存储器单元以及连接到第二存储区域的第二字线和第二位线的存储器单元中被混合，并且可以写入其中(例如，以本文所述的方式)。

在堆叠层交织操作(s2050)中，信息数据可以在连接到堆叠的存储器片中的下部存储器片的第一字线和第一位线的存储器单元中，以及连接到堆叠的存储器片中的上部存储器片的第二字线和第二位线的存储器单元中被混合，并且可以被写入其中(例如，以本文所述的方式)。

在芯片交织操作(s2060)中，信息数据可以在连接到多个存储器芯片中的第一存储器芯片的第一字线的存储器单元中和连接到多个存储器芯片中的第二存储器芯片的第二字线的存储器单元中被混合，并且可以被写入其中(例如，以本文所述的方式)。

图21是根据本发明构思的实施例的系统2100的框图。

参照图21，系统2100可以包括处理单元2110、易失性存储器单元2120、电阻存储器单元2130和大容量存储器单元2140。如本文所述，电阻存储器单元2130可以包括存储器件100和/或存储器模块1900中的一个或多个。系统2100可以是通用或专用计算机系统，例如移动设备、个人计算机、服务器计算机、可编程家用电器或大型计算机。

处理单元2110可以运行操作系统和多个软件系统并执行某些计算或任务。处理单元2110可以是微处理器、中央处理单元(cpu)和/或图形处理单元(gpu)。

易失性存储器单元2120用作系统2100的操作存储器或高速缓冲存储器，并且是指用于短期或以临时方式存储数据的介质。易失性存储器单元2120可以包括至少一个存储器件(例如，dram、sram)。

电阻存储器单元2130可以用作大容量存储器单元2140的高速缓冲存储器。电阻存储器单元2130可以存储频繁访问的应用或操作系统的一部分数据。电阻存储器单元2130可以包括至少一个存储器件(例如，pram)。由于对电阻存储器单元2130的数据访问比诸如硬盘驱动器(hdd)的大容量存储器单元2140的数据访问快得多，因此电阻存储器单元2130可用作高速缓冲存储器。电阻存储器单元2130可以实现为上面关于图1至图20描述的一个或多个实施例。

当电阻存储器单元2130将包括信息数据和信息数据的奇偶校验位的码字写入存储器单元阵列时，电阻存储器单元2130可将包括信息数据的ecc扇区划分为第一ecc子扇区和第二ecc子扇区，并且可以执行ecc交织操作，使得第一ecc子扇区被写入具有高ber的第一存储区域，第二ecc子扇区被写入具有低ber的第二存储区域。因此，可以使被写入第一存储区域和第二存储区域的多条信息数据的各自的ber均衡。

大容量存储器单元2140可以实现为hdd、固态驱动器(sdd)、外围组件互连快速(pcie)存储器模块、非易失性存储器快速(nvme)等。可选地，大容量存储器单元2140的一个或多个层可以实现为一个或多个网络可访问设备和/或服务，例如nvme-overfabrics(nvme-of)和/或远程直接存储器访问(rdma)连接的客户端、服务器、服务器场、服务器群集、应用程序服务器或消息服务器。大容量存储器单元2140指的是当系统2100长期存储用户数据时使用的存储介质。大容量存储器单元2140可以存储应用程序、程序数据等。

尽管已经参照其实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。