一种多芯片共用晶圆测试电路的制作方法

本发明属于晶圆测试技术领域，具体涉及一种多芯片共用晶圆测试电路。

背景技术：

随着半导体工艺的不停进步，在摩尔定律的驱动下，闪存类半导体产品的芯片面积及测试成本在不断缩减。而半导体芯片测试，尤其晶圆测试对保证产品性能、提升产品质量起着至关重要的作用,占产品总成本15%-20%的测试投入，直接决定着产品的市场竞争力。

通常，现有技术中通过以下方式解决产品的晶圆测试难题：

1）通过高端的测试设备和平台,能满足测试日益复杂的芯片功能及稳定性要求,但由于产品复杂性和多样性,高端测试设备会升高测试成本；

2）寻求高端的探针卡，借助改善探针卡制程性能来提高测试稳定性是一种常见做法,但选择过于昂贵的探针卡同样会造成测试前期成本不必要的浪费；

3）针对芯片的应用类型及芯片自身管脚需求数及功能特点,设计相应的内建自测试电路bist（buidinselftest）,虽然能够适应性的解决测试需求，但复杂的电路设计浪费了大量的芯片空间资源。

测试电路的复杂度、芯片面积以及测试硬件设备的功能及并行能力就构成了测试成本和效率中相互制约的三大因素。尤其是中低容量闪存相关产品，复杂的测试电路增加了芯片面积，而这部分功能在客户端一般又没有实际用途，且测试接口的存在也在一定程度上对数据安全构成了威胁。

技术实现要素：

本发明所要解决的技术问题是针对上述现有技术的不足，提供一种多芯片共用晶圆测试电路。

为实现上述技术目的，本发明采取的技术方案为：

一种多芯片共用晶圆测试电路，包括芯片测试接口、共用测试电路和共用测试引脚；

所述芯片测试接口设于芯片内部，使用串行接口，用于共用测试电路与芯片内各功能模块之间的通讯；所述共用测试电路和共用测试引脚设于芯片间的切割道内或共用测试芯片内；所述共用测试电路，应用内建自我测试和自动测试模式降低对测试设备的依赖，完成芯片测试项目；所述共用测试引脚，用于共用测试电路与测试设备之间的通讯。

为优化上述技术方案，采取的具体措施还包括：

上述的芯片测试接口在晶圆测试完成后使能信号关断，芯片测试接口不影响芯片运行。

上述的共用测试电路包括通用测试接口、测试模式逻辑模块、测试寄存器和高压模块；

所述通用测试接口包括片选多路选择器和输入输出模块；所述片选多路选择器根据系统的输入产生针对每个单一芯片的片选信号，并关断未选中芯片的电源及其它连接信号，完成与芯片测试接口的通讯；所述通用测试接口使用串行接口，对输入输出模块进行控制和驱动，通过测试引脚与测试设备通讯，以完成各项测试功能。

上述的测试模式逻辑模块，通过自动测试电路和内建自我测试的方法完成晶圆测试的各项功能以及多芯片并行测试；

针对闪存产品，所述测试模式包括：自动擦、写周期；自动加压老化测试；存储阵列自动修复操作；手动擦、写、读时序控制；多芯片并行测试及控制；单芯片测试成功或失败甄别与记录。

上述的测试寄存器与测试模式逻辑模块配合，用于缓存数据和存储失效数据；

所述测试寄存器与自动测试电路配合，用于存储测试结果。

上述的高压模块，用于完成测试模式所需的高电压传输。

n个芯片的共用测试引脚个数为6+m，其中m为片选信号数目，片选信号数目与待测芯片数目满足如下关系：2^m≥n；

n的取值由芯片功耗、测试设备电源驱动能力、版图设计和因共用测试部分失效而带来的良率损失决定。

上述的共用测试引脚和封装引脚分离，以避免后期因晶圆测试针压针痕带来的封装失效。

本发明具有以下有益效果：

1.本发明着重针对闪存类半导体产品或模块的特征，采用多芯片共用测试功能模块的方案，显著降低生产、研发成本，提高晶圆测试效率，并提高数据安全性；

2.本发明适用但不局限于独立或嵌入式闪存，微机电传感器芯片等产品或模块；

3.本发明以最小的晶圆面积完成内建自我测试和自动测试模式，可高效完成各项复杂繁冗的测试任务；

4.综合考虑电路功能及版图，本发明共用晶圆测试电路可放置于芯片间切割道或专门的共用测试芯片内，以节约每个单独闪存产品或嵌入式模块的版图面积。

5.本发明低成本而完善的共用晶圆测试电路还可解决晶圆测试同测数目和测试设备的瓶颈问题，从而在保持产品质量和可靠性的前提下大幅度降低测试成本。后续的划片工序可切除测试电路，一定程度上又可实现数据保护，提高安全性。

附图说明

图1是本发明的电路模块示意图；

图2是本发明的信号说明。

具体实施方式

以下结合附图对本发明的实施例作进一步详细描述。

本发明的一种多芯片共用晶圆测试电路，可应用于但不局限闪存类产品。

实施例如下：

针对闪存类半导体产品的特性，提出了如图1所示的多芯片共用晶圆测试电路模块示意图，所述多芯片共用晶圆测试电路包括芯片测试接口、共用测试电路和共用测试引脚；

所述芯片测试接口（dietestinterface）：

设于芯片内部，使用串行接口，用于共用测试电路与芯片内各功能模块之间的通讯；

实施例中，所述芯片测试接口在晶圆测试完成后使能信号关断，芯片测试接口不影响芯片运行。

所述共用测试电路：

应用内建自我测试和自动测试模式降低对测试设备的依赖，完成芯片测试项目；

所述共用测试电路包括通用测试接口、测试模式逻辑模块、测试寄存器和高压模块；

所述通用测试接口（commontestinterface）：

包括片选多路选择器（cemux）和输入输出（io）模块；

所述片选多路选择器根据sce_*_pad[1:m]的输入产生针对每个单一芯片的片选信号ce_*[1:n]，并关断未选中芯片的电源及其它连接信号，完成与芯片测试接口的通讯；

所述通用测试接口使用串行接口，对输入输出模块进行控制和驱动，通过测试引脚与测试设备通讯，以完成各项测试功能。

所述测试模式逻辑模块（testmodelogic）：

通过自动测试电路和内建自我测试（bist）的方法完成晶圆测试的各项功能以及多芯片并行测试；

针对闪存产品，所述测试模式包括：自动擦、写周期；自动加压老化测试；存储阵列自动修复操作；手动擦、写、读时序控制；多芯片并行测试及控制；单芯片测试成功或失败甄别与记录。

所述测试寄存器（testregisters）：

与测试模式逻辑模块配合，用于缓存数据；

例如写入数据，读对比参考数据等，通过测试模式逻辑模块对多芯片做同时进行写入操作或同时进行读操作判断，部分或全部取代自动测试机台中的数据缓存功能。

与测试模式逻辑模块配合，用于存储失效数据，可同时记录失效地址信息，用于存储阵列修复或失效分析，部分或全部取代自动测试机台中的地址失效存储功能。

与自动测试电路配合，用于存储单一芯片的测试结果供io统一输出。

所述高压模块（hv），用于完成测试模式所需的高电压传输。

所述共用测试引脚（pad）如图2所示，用于共用测试电路与测试设备之间的通讯。

共用测试引脚和封装引脚分离，以避免后期因晶圆测试针压针痕带来的封装失效。

结合技术点说明本发明的优势如下：

-芯片面积缩减

所述共用测试电路和共用测试引脚设于芯片间的切割道内或共用测试芯片内，使得芯片内的测试电路缩减接近100%。

-测试引脚数目缩减

n个芯片的共用测试引脚个数为m+6，其中包含m个通用测试芯片的片选信号（sce_1,sce_2,…sce_m）以及vcc、hv、ce、sclk、sop、gnd，片选信号数目与待测芯片数目满足如下关系：2^m≥n；而现行测试方案每颗芯片的测试引脚数目为6（vcc_*,hv_*,ce_*,clk_*,io_*,gnd_*），n个芯片总测试引脚数目为n×6。因而采用通用测试芯片方案极大地减少了产品的测试引脚数目。这种低引脚数设计可大幅度缩减所占用的测试资源，降低测试成本；

n的取值由芯片功耗、测试设备电源驱动能力、版图设计和因共用测试部分失效而带来的良率损失决定。

-测试时间

本发明针对同样的测试资源，极限测试时间可缩减为原来的1/n。

-数据安全

本发明完成晶圆切割后，正常手段下，不再可以通过测试模式访问芯片，一定程度上保护了存储芯片的数据安全。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。