一种新的存储器装置及操作方法与流程

本发明涉及半导体存储器技术领域，特别是涉及一种新的存储器装置及操作方法。

背景技术：

nand闪存是一种非易失性储存器，其具有存储容量大、功耗小及成本低的优点。在当前常见的nand闪存器件的结构组织中，通常包含多个逻辑单元(lun,logicunit)。为了提升nand器件编程等操作的速度，越来越多的nand闪存器件已可支持多个逻辑单元同时进行操作。然而，当多个逻辑单元同时进行编程等操作时，容易同时处于电流峰值状态，进而引发系统电源功率下降，降低系统编程性能。

目前，对于由多个逻辑单元同时进行编程操作而引发的系统电源功率下降的问题，一般对控制位线充电的器件栅电压的上升速率进行削减，从而控制充电电流峰值，缓解电源功率下降的问题。但上述方案的改善效果有限，并不能很好地解决多个逻辑单元同时进行编程操作时引发的系统电源功率下降的问题。

因此，有必要提出一种新的存储器装置及操作方法，解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种新的存储器装置及操作方法用于解决现有技术中存储器在进行多逻辑单元操作时引发的系统电源功率下降的问题。

为实现上述目的及其它相关目的，本发明提供了一种存储器装置，其特征在于，包括：

多个逻辑单元，所述逻辑单元包含存储单元阵列，并根据所接收的命令对所述存储单元阵列进行操作；

多个控制模块，多个所述控制模块与多个所述逻辑单元一一对应，且多个所述控制模块之间相互连接，用于限制同时进行所述操作的所述逻辑单元的数量。

作为本发明的一种可选方案，所述操作包括对所述存储单元阵列的编程、擦除或读取。

作为本发明的一种可选方案，多个所述控制模块同步于同一时钟信号。

作为本发明的一种可选方案，多个所述逻辑单元具有各自的逻辑单元时钟信号，所有所述控制模块的控制模块时钟信号来源于多个所述逻辑单元中的同一个所述逻辑单元的所述逻辑单元时钟信号。

作为本发明的一种可选方案，所述逻辑单元包括时钟分频器，所述控制模块时钟信号为所述逻辑单元时钟信号经所述时钟分频器分频后得到的时钟信号。

作为本发明的一种可选方案，多个所述逻辑单元在同一时间点具有各自唯一的编号，所述控制模块包括编号比对单元，所述编号比对单元根据所述逻辑单元的所述编号判断所述逻辑单元是否可以进行所述操作。

作为本发明的一种可选方案，所述编号比对单元包括编号循环计数器，所述编号循环计数器基于所述时钟信号的周期循环输出可操作计数编号，所述编号比对单元通过比对所述逻辑单元的所述编号与所述可操作计数编号，判断所述逻辑单元是否可以进行所述操作。

作为本发明的一种可选方案，所述控制模块包括峰值比对单元，所述控制模块在其所对应的所述逻辑单元进行操作时生成峰值反馈信号，所述峰值比对单元根据所述峰值反馈信号判断所述逻辑单元是否可以进行所述操作。

作为本发明的一种可选方案，所述峰值比对单元包括峰值计数器，所述峰值计数器根据所述峰值反馈信号对进行操作的所述逻辑单元的数量进行计数，并根据与预设的最大容许操作数的比对，判断所述逻辑单元是否可以进行所述操作。

作为本发明的一种可选方案，所述峰值比对单元包括峰值寄存器，所述峰值寄存器用于存储各个所述逻辑单元是否进行所述操作的状态。

本发明还提供了一种存储器装置的操作方法，其特征在于：在多个所述逻辑单元根据所接收的命令对所述存储单元阵列进行所述操作时，限制同时进行所述操作的所述逻辑单元的数量。

作为本发明的一种可选方案，在多个所述逻辑单元进行所述操作时，在多个所述逻辑单元中限制同时进行所述操作的所述逻辑单元的数量的过程同步于同一时钟信号。

作为本发明的一种可选方案，在多个所述逻辑单元进行所述操作时，对多个所述逻辑单元进行编号，并根据所述编号判断所述逻辑单元是否可以进行所述操作。

作为本发明的一种可选方案，在多个所述逻辑单元进行所述操作时，对进行所述操作的所述逻辑单元的数量进行计数，并根据与预设的最大容许操作数的比对，判断所述逻辑单元是否可以进行所述操作。

如上所述，本发明提供一种新的存储器装置及操作方法，具有以下突出功效：

本发明通过引入一种新的存储器装置及操作方法，在多个逻辑单元的编程等操作过程中限制同时进行操作的逻辑单元的数量，防止了多逻辑单元同时操作时引发的大峰值电流导致系统电源功率下降的问题，确保了存储器装置执行编程等操作时的器件性能。

附图说明

图1显示为本发明实施例一中提供的存储器装置中各逻辑单元的连接关系图。

图2显示为本发明实施例一中提供的各个逻辑单元实现操作状态监控的示意图。

图3显示为本发明实施例一中提供的各个逻辑单元的控制模块实现时钟同步的示意图。

图4显示为本发明实施例一中提供的单个逻辑单元所对应的控制模块的示意图。

图5显示为本发明实施例一中提供的存储器装置中各路信号随时间的变化关系图。

元件标号说明

101第一逻辑单元

101a第一峰值计数器

101b第一峰值输入缓冲器

101c第一峰值控制信号

101d第一时钟分频器

101e第一逻辑单元时钟信号

101f第一时钟输出缓冲器

101g第一时钟输入缓冲器

101h第一编号循环计数器

101idie0编号信号

101j特性使能信号

101k循环计数范围信号

101l同步时钟信号

101m可操作计数编号信号

101n逻辑单元编号信号

101o峰值容许信号

101p峰值计数信号

101q输入峰值比较器

101r容许指令信号

101s固件程序

101t负脉冲信号

101u同步时钟信号电路

101v峰值计数电路

102第二逻辑单元

102a第二峰值计数器

102b第二峰值输入缓冲器

102c第二峰值控制信号

102d第二时钟分频器

102e第二逻辑单元时钟信号

102f第二时钟输出缓冲器

102g第二时钟输入缓冲器

102h第二编号循环计数器

103第三逻辑单元

103a第三峰值计数器

103b第三峰值输入缓冲器

103c第三峰值控制信号

103d第三时钟分频器

103e第三逻辑单元时钟信号

103f第三时钟输出缓冲器

103g第三时钟输入缓冲器

103h第三编号循环计数器

104第四逻辑单元

104a第四峰值计数器

104b第四峰值输入缓冲器

104c第四峰值控制信号

104d第四时钟分频器

104e第四逻辑单元时钟信号

104f第四时钟输出缓冲器

104g第四时钟输入缓冲器

104h第四编号循环计数器

105第一接线点

106第二接线点

107输入输出信号

108使能信号

109其他控制信号

110弱上拉电阻

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图5，本实施例提供了一种存储器装置，包括：

多个逻辑单元，所述逻辑单元包含存储单元阵列，并根据所接收的命令对所述存储单元阵列进行操作；

多个控制模块，多个所述控制模块与多个所述逻辑单元一一对应，且多个所述控制模块之间相互连接，用于限制同时进行所述操作的所述逻辑单元的数量。

如图1所示，是本发明中所提供的存储器装置中各逻辑单元的连接关系图。在本实施例中，所述存储器装置共设有四个逻辑单元(lun,logicunit)，每个所述逻辑单元中各自具有存储单元阵列。作为示例，本实施例中的存储器装置为nand闪存，采用常见的nand闪存的组织结构，在一个存储器中包含多个逻辑单元(lun)，每个逻辑单元包含多个平面(plane)，每个平面包含多个块(block)，每个块包含多个页(page)，每个页由具体的存储单元(cell)阵列构成。在每个平面中还具有独立的缓存寄存器，以临时存储待读写的数据。在当前主流的nand闪存中，为了提高储存器读写速度，一般都支持多逻辑单元同步进行操作(multi-lunoperation)。然而，当多个逻辑单元同时进行编程等操作时，容易同时处于电流峰值状态，进而引发系统电源功率下降，降低系统编程性能。为了解决上述问题，本发明通过引入连接多个所述逻辑单元的所述控制模块，限制同时进行所述操作的所述逻辑单元的数量，从而避免多个逻辑单元同时进行编程等操作引发的系统电源功率下降问题。在本实施例中，多逻辑单元同步进行操作即意味着进行操作的逻辑单元进入了高电流峰值状态(hpm,highpeakcurrentmode)。

在图1中，所述nand闪存共设有四个逻辑单元，分别为第一逻辑单元101(lun0)、第二逻辑单元102(lun1)、第三逻辑单元103(lun2)和第四逻辑单元104(lun3)。需要指出的是，本发明并不限定于四个逻辑单元构成nand闪存的情况，还可以是由其他任意数量的逻辑单元，例如八个或者十六个。上述各个逻辑单元相互连接，并分别连接至第一接线点105和第二接线点106。可选地，在基于现有的nand闪存电路实施本发明时，上述各个逻辑单元可以通过现有器件的电路中已有的接线焊盘进行相互连接。例如，本实施例中所述第一接线点105由各个逻辑单元的接线焊盘p_rbn相互连接构成，而所述第二接线点106由各个逻辑单元的接线焊盘p_vmon相互连接构成。在本实施例中，所述控制模块设置于所述逻辑单元内部，通过所述第一接线点105的连接，各逻辑单元中的所述控制模块实现对所述逻辑单元的操作状态的监控，并限制同时进行所述操作的所述逻辑单元的数量；通过所述第二接线点106的连接，各个所述逻辑单元对应的所述控制模块实现时钟同步，即所有所述控制模块在同一时钟信号控制下进行操作。可选地，各个所述逻辑单元还分别连接至负责传输输入输出数据的输入输出信号107(p_dq[7:0])、使单元可操作的使能信号108(p_cen)以及其他控制信号109(controls)。所述其他控制信号109包括了控制各个所述逻辑单元执行输入输出等操作的其他多个控制信号。

作为示例，如图2所示，是本实施例中所述控制模块的部分结构，各个所述逻辑单元对应的控制模块通过所述第一接线点105的连接，实现对各个所述逻辑单元操作状态监控的示意图。在图2中，各个所述逻辑单元具有各自的峰值计数电路，并经由同一弱上拉电阻110连至电源vccq，在接线点105没有低电平脉冲时将其弱上拉至电源vccq。其中，在所述第一逻辑单元101中，所述第一峰值计数器101a连接第一峰值输入缓冲器101b，并通过由第一峰值控制信号101c所控制开关的晶体管接地；在所述第二逻辑单元102中，所述第二峰值计数器102a连接第二峰值输入缓冲器102b，并通过由第二峰值控制信号102c所控制开关的晶体管接地；在所述第三逻辑单元103中，所述第三峰值计数器103a连接第三峰值输入缓冲器103b，并通过由第三峰值控制信号103c所控制开关的晶体管接地；在所述第四逻辑单元104中，所述第四峰值计数器104a连接第四峰值输入缓冲器104b，并通过由第四峰值控制信号104c所控制开关的晶体管接地。当所述第一逻辑单元101处于编程等操作状态时，所述第一峰值控制信号101c为高电平，控制所述晶体管导通并接地，产生低电平脉冲，所述第一峰值计数器101a以及连接于所述第一接线点105的其他所有峰值计数器都将接收到这一低电平脉冲，并作为逻辑单元处于操作状态的信号进行计数。所述控制模块通过计数结果监控各个所述逻辑单元的操作状态，并以此作为限制同时进行所述操作的所述逻辑单元数量的判断依据。

作为示例，如图3所示，是本实施例中所述控制模块的部分结构，各个所述逻辑单元对应的控制模块通过所述第二接线点106的连接，使各个所述逻辑单元的控制模块实现时钟同步的示意图。各个所述逻辑单元具有各自的逻辑单元时钟信号，使各个所述逻辑单元的控制模块实现时钟同步的时钟信号都来自于上述多个逻辑单元中的同一个所述逻辑单元的所述逻辑单元时钟信号。

在图3中，在所述第一逻辑单元101中，第一时钟分频器101d接收所述第一逻辑单元101本身具备的第一逻辑单元时钟信号101e，通过分频后生成时钟同步所需的时钟信号，并通过第一时钟输出缓冲器101f进行输出，经由第一时钟输入缓冲器101g输入第一编号循环计数器101h；在所述第二逻辑单元102中，第二时钟分频器102d接收所述第二逻辑单元102本身具备的第二逻辑单元时钟信号102e，通过分频后生成时钟同步所需的时钟信号，并通过第二时钟输出缓冲器102f进行输出，经由第二时钟输入缓冲器102g输入第二编号循环计数器102h；在所述第三逻辑单元103中，第三时钟分频器103d接收所述第三逻辑单元103本身具备的第三逻辑单元时钟信号103e，通过分频后生成时钟同步所需的时钟信号，并通过第三时钟输出缓冲器103f进行输出，经由第三时钟输入缓冲器103g输入第三编号循环计数器103h；在所述第四逻辑单元104中，第四时钟分频器104d接收所述第四逻辑单元104本身具备的第四逻辑单元时钟信号104e，通过分频后生成时钟同步所需的时钟信号，并通过第四时钟输出缓冲器104f进行输出，经由第四时钟输入缓冲器104g输入第四编号循环计数器104h。上述各个逻辑单元中，时钟信号的输入输出还通过电平信号控制晶体管开关进行控制。在同一时刻，所有逻辑单元的控制模块都只接收某一逻辑单元产生的时钟信号作为同步时钟信号，该同步信号同时输入给编号循环计数器和峰值计数器。

在本实施例中，还对各个逻辑单元进行编号，按编号对可以进入操作状态的逻辑单元数量进行限制。例如，在一次操作过程中，所述第一逻辑单元101分配到的编号为die1，所述第二逻辑单元102分配到的编号为die3，所述第三逻辑单元103分配到的编号为die0，所述第四逻辑单元104分配到的编号为die2。在本实施例中，在上述各个逻辑单元的编号中，始终选择die0编号的逻辑单元的时钟信号作为所有逻辑单元控制模块的同步时钟信号。因此，当所述第三逻辑单元103分配到的编号为die0时，所述第三逻辑单元时钟信号103e通过所述第三时钟分频器103d分频后生成时钟信号，并通过所述第三时钟输出缓冲器103f及开关晶体管输出至所述第三编号循环计数器103h以及其他逻辑单元中的各编号循环计数器。此时，在其他逻辑单元中，时钟输出缓冲器后的晶体管处于关闭状态，其他逻辑单元所产生的时钟信号不会输入各编号循环计数器。即，经本实施例所述电路结构，可以控制始终由编号为die0的逻辑单元的时钟信号，通过连接所述第二接线点106，实现各个所述逻辑单元控制模块的时钟同步。所述编号循环计数器将基于所述同步时钟信号的周期循环输出可操作计数编号。例如，本实施例中，所述可操作计数编号将基于所述同步时钟信号，在die0至die3之间不断循环，只有当所述逻辑单元的编号与当前循环的所述可操作计数编号相符时，该逻辑单元才能够进入可操作状态。

通过上述实施方案中各逻辑单元由所述第一接线点105和所述第二接线点106的连接，本发明的存储器装置中的各个控制模块能同步于同一时钟信号，并通过计数结果监控各个所述逻辑单元的操作状态，限制同时进行所述操作的所述逻辑单元数量。

如图4所示，是本实施例中单个所述逻辑单元中控制模块的具体结构关系示意图。需要指出的是，图4中所揭示的仅是本发明可能实施的电路设计结构之一，在本发明的其他实施案例中，各个逻辑单元中还可以通过其他结构布局以实现图2和图3中所展示的连接关系与功能。作为示例，图4中展示的是所述第一逻辑单元101中控制模块的结构示意图。需要指出的是，图4中所示的单个逻辑单元还可以是第二逻辑单元102、第三逻辑单元103和第四逻辑单元104中的任意一个，其与其他所述逻辑单元的连接关系可以参考图1至3中所示的连接关系。

在图4中，所述第一逻辑单元101包含同步时钟信号电路101u和峰值计数电路101v。在所述同步时钟信号电路101u中，由第一逻辑单元时钟信号101e(mp_mcu_clk)、特性使能信号101j(ftr_hpm_en)和die0编号信号101i(die0_map)共同连接至一个与门，即，只有上述两路信号即所述特性使能信号101j和所述die0编号信号101i同时为高电平时，所述与门才会输出时钟信号。其中，所述第一逻辑单元时钟信号101e(mp_mcu_clk)为所述第一逻辑单元101所固有的时钟信号；所述特性使能信号101j(ftr_hpm_en)代表是否启用本发明所述的限制同时进行操作的逻辑单元数量的功能，高电平代表启用；由于本发明始终选择die0编号的逻辑单元的时钟信号作为所有逻辑单元控制模块同步的时钟信号，所述die0编号信号101i(die0_map)为高电平时，代表该逻辑单元为die0编号，并负责输出同步时钟信号。以上三路信号经过与门后，通过所述第一时钟分频器101d、所述第一时钟输出缓冲器101f和第一时钟输入缓冲器101g输出同步时钟信号101l(hpm_clk)。同时，所述同步时钟信号101l还通过所述第二接线点106连接并输出至其他各逻辑单元。通过上述同步时钟信号电路101u，所有所述逻辑单元的控制模块都可在同一时钟信号下同步工作。

在所述峰值计数电路101v中，所述第一编号循环计数器101h接收所述同步时钟信号101l(hpm_clk)以及循环计数范围信号101k(hpm_counter_size[1:0])。所述循环计数范围信号101k指定了所述第一编号循环计数器101h中计数编号的循环范围，例如，当设定hpm_counter_size[1:0]＝1时，所述第一编号循环计数器101h的计数编号将在die0至die3之间不断循环。在所述第一编号循环计数器101h输出端将不断循环输出die0至die3之间的可操作计数编号信号101m(die_counter[2:0])。所述可操作计数编号信号101m将与逻辑单元编号信号101n(die_map[2:0])同时输入一个同或门中，只有当上述两路信号完全相等时，所述同或门才会输出高电平。该电路结构意味着，只有当所述逻辑单元所分配的计数编号与循环中的可操作计数编号相符时，该路信号才会输出为高电平。

在所述第一峰值计数器101a中，其所接收的三路信号分别来自于所述同步时钟信号101l、所述可操作计数编号信号101m以及从所述第一接线点105反馈的负脉冲信号101t(p_token)。其中，所述负脉冲信号101t经过所述第一峰值输入缓冲器101b和一个非门进行输入，因此所述第一峰值计数器101a所实际接收的电平正好与所述负脉冲信号101t反相。所述负脉冲信号101t如图2中所述，其来源于一弱上拉电阻110所连接的电源vccq，当所述第一峰值控制信号101c所控制晶体管开关接地时，将生成一个负脉冲信号101t，并输入至所述第一峰值计数器101a。

需要注意的是，所述负脉冲信号101t不但可能来自于本逻辑单元的所述第一峰值控制信号101c的反馈，也可能来源于经所述第一接线点105连接的其他逻辑单元的峰值控制信号的反馈。即，所述第一峰值计数器101a可以对所有逻辑单元中的负脉冲信号进行计数，即可以对所有进入操作状态的逻辑单元进行计数。由所述第一峰值计数器101a所输出的峰值计数信号101p(peak_count[2:0])将与峰值容许信号101o(peak_allow[2:0])同时输入峰值比较器101q(comparator(peak_allow[2:0]>peak_count[2:0])？1:0)中进行比对。只有当所述输入峰值比较器101q判断所述峰值容许信号101o大于所述峰值计数信号101p时，所述输入峰值比较器101q才会输出高电平。该电路结构意味着，只有在当前处于操作状态的逻辑单元的数量小于设定的峰值数量容许值时，该路信号才会输出为高电平。

所述输入峰值比较器101q与所述同或门的输出信号连接至一个与门中，只有当上述两路信号同时为高电平时，所述与门才会输出高电平的容许指令信号101r(token_allow)。在本逻辑单元中的固件程序101s(fw,firmware)根据所接收的高电平的容许指令信号101r，判断当前本逻辑单元可以进入编程等操作状态。所述固件程序101s在本逻辑单元进入操作状态后，将生成高电平的所述第一峰值控制信号101c，并由此生成一个新的可被所有逻辑单元接收并计数的负脉冲信号101t。可选地，所述第一峰值计数器101a还包括峰值寄存器，所述峰值寄存器能够存储记忆所有处于操作状态的逻辑单元的编号信息。在所述逻辑单元完成操作过程后，所述固件程序101s控制所述第一峰值控制信号101c切换为低电平，并结束所述负脉冲信号101t。

如图5所示，是本实施例中所提供的存储器装置中各路信号随时间的变化关系图。在图5中所展示的是编号die1与编号die3的逻辑单元在各自的固件程序101s的控制下，先后进入操作状态的情况。从图5结合图4可以看出，当特性使能信号(ftr_hpm_en)为高电平时，即本发明所述存储器装置将启用控制进入操作状态逻辑单元数量的特性。此时，以编号为die0的逻辑单元的逻辑单元时钟信号(mp_mcu_clk)经过时钟分频器后所产生的时钟信号(hpm_clk)作为各个逻辑单元控制模块的同步时钟信号(ppmclk)。即图5中，当特性使能信号(ftr_hpm_en)进入高电平后，编号die0的逻辑单元将开始生成同步时钟信号(ppmclk)，其他所有逻辑单元控制模块都将同步于该时钟信号。此时，各个逻辑单元中的编号循环计数器(diecounter)将根据循环计数范围信号循环输出计数编号。例如，在本实施例中是将所述计数编号在die0至die3之间进行不断循环。

如图5所示，在所述计数编号不断循环的过程中，当其循环至die1编号时，编号为die1的逻辑单元可以参考图4中电路结构的运行结果，其容许指令信号(token_allow)将输出高电平信号，即代表编号为die1的逻辑单元可以进入操作状态。此时，接收到容许指令信号的所述固件程序101s将控制该逻辑单元开始编程等操作过程。同时，所述固件程序101s还将输出一个峰值控制信号(reg_token)，使得常态钳位于高电平的第一接线点处(p_rbn)向各个逻辑单元输出一个负脉冲信号。该负脉冲信号将被各个逻辑单元中的峰值计数器(peak_count)及峰值寄存器(peak_reg)所接收。所述峰值计数器将对代表进入操作状态的逻辑单元数量的峰值数量进行计数，记录进入操作状态的逻辑单元的总数；所述峰值寄存器将存储记忆所有处于操作状态的逻辑单元的编号信息，设有与多个逻辑单元一一对应的记录位，并将处于操作状态的逻辑单元所对应的记录位设为1。其各自的信号状态变化如图5所示。而当编号为die1的逻辑单元结束编程等操作状态后，所述固件程序101s将结束峰值控制信号(reg_token)输出，所述峰值计数器(peak_count)和所述峰值寄存器(peak_reg)将对应地更新信号状态，将编号为die1的逻辑单元从处于操作状态的逻辑单元名单中去除。

从图5中还可以看出，在完成了对编号为die1的逻辑单元的操作后，所述存储器装置还将对编号为die3的逻辑单元进行操作。在结束编号为die1的逻辑单元的操作后，当计数编号循环至die3时，编号为die3的逻辑单元可以参考图4中电路结构的运行结果，其容许指令信号(token_allow)将输出高电平信号，即代表编号为die3的逻辑单元可以进入操作状态。其后各路信号的变化与上述编号为die1的逻辑单元的信号变化类似，此处不再赘述。

还需要指出的是，图5中所示例的是编号为die1与die3的逻辑单元先后进入操作状态的情况。而本发明的存储器装置还支持多个逻辑单元进行操作。此时，根据编号循环计数器(diecounter)的编号循环，多个处于操作状态的逻辑单元实际能够基于时钟信号交错进入操作状态。这就避免多个逻辑单元在同一时刻处于电流峰值状态，从而防止了系统电源功率下降，确保了存储器的编程性能。

实施例二

本实施例提供了一种存储器装置的操作方法，该方法在多个逻辑单元根据所接收的命令对其包含的存储单元阵列进行操作时，限制同时进行所述操作的所述逻辑单元的数量。本实施例中的所述存储器装置基于实施例一中所提供的所述存储器装置，而在本发明的其他实施方案中，所述存储器装置的具体结构可以根据实际需求进行相应调整。例如，所述存储器装置中的逻辑单元数量可以从四个调整至八个或者十六个。在所述存储器装置进行操作时，通过实施一中所述的电路结构，对同时进行所述操作的所述逻辑单元的数量进行限制，从而避免多个逻辑单元在同一时刻处于电流峰值状态。具体地，对于具有四个逻辑单元的存储器装置而言，在固件程序控制各个逻辑单元进入编程等操作状态时，通过对各个逻辑单元进行编号，按编号控制可进入操作状态的逻辑单元的数量，同时对进入操作状态的逻辑单元的数量进行计数，以限制同时进行所述操作的所述逻辑单元的数量。

作为示例，在多个所述逻辑单元进行所述操作时，在多个所述逻辑单元中限制同时进行所述操作的所述逻辑单元的数量的过程同步于同一时钟信号。例如，在实施例一中，由多个控制模块限制同时进行所述操作的所述逻辑单元的数量，则通过采用多个所述逻辑单元中的一个逻辑单元自身具有的逻辑单元时钟信号作为同步时钟信号的来源，通过时钟分频器等获取所需频率的时钟信号，作为所有逻辑单元中的控制模块进行操作时的时钟信号。

作为示例，在多个所述逻辑单元进行所述操作时，对多个所述逻辑单元进行编号，并根据所述编号判断所述逻辑单元是否可以进行所述操作。具体地，基于实施例一中所提供的编号循环计数器，生成一个不断在设定的编号区间循环的可操作计数编号信号。各个所述逻辑单元将其所分配的编号与当前的可操作计数编号进行对比，并判断该逻辑单元是否可以进入操作状态。

作为示例，在多个所述逻辑单元进行所述操作时，对进行所述操作的所述逻辑单元的数量进行计数，并根据与预设的最大容许操作数的比对，判断所述逻辑单元是否可以进行所述操作。具体地，基于实施例一中所提供的峰值计数器和峰值寄存器，对进入操作状态的逻辑单元的数量及编号进行计数，并通过输入峰值比较器将当前计数与预设的最大容许操作数进行比对，并判断当前逻辑单元是否能够进入操作状态。

综上所述，本发明提供了一种新的存储器装置及操作方法，所述存储器装置包括：多个逻辑单元，所述逻辑单元包含存储单元阵列，并根据所接收的命令对所述存储单元阵列进行操作；多个控制模块，多个所述控制模块与多个所述逻辑单元一一对应，且多个所述控制模块之间相互连接，用于限制同时进行所述操作的所述逻辑单元的数量。本发明通过引入一种新的存储器装置及操作方法，在多个逻辑单元的编程等操作过程中，限制同时进行操作的逻辑单元的数量，防止了多逻辑单元同时操作时引发的大峰值电流导致系统电源功率下降的问题，确保了存储器装置执行编程等操作时的器件性能。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。