非易失性存储元件及具数据验证与重写功能的外围电路的制作方法

本发明是有关于一种非易失存储元件及其外围电路，且特别是有关于一种非易失存储元件及具数据验证与重写功能的外围电路。

背景技术：

非易失性存储元件(non-volatilememorydevice)可长时间的保存数据，且储存的数据不会随着电源消失而消失。为了要确保非易失性存储元件中写入数据的正确性，非易失性存储元件需要在进行编程动作完成后，对于写入的数据进行验证动作。如果无法通过验证动作，则非易失性存储元件需要再进行一次编程动作，直到写入数据通过验证动作为止。

美国专利us9,805,776提出一种存储器元件及其外围电路以及一字节数据的写入方法(memorydevice,peripheralcircuitthereofandsingle-bytedatawritemethodthereof)。

而提出一种构造不同的非易失性存储元件及其相关的外围电路即为本发明的目的。

技术实现要素：

本发明提出一种非易失性存储元件，包括：存储单元阵列，包括第一存储单元，连接至位线；y解码器，包括第一解码元件，连接于该位线与数据线之间；编程寄存器，连接至该数据线，并产生控制电压至该第一存储单元；感测放大器，连接至该数据线，并产生读取数据；验证电路，连接至该感测放大器与该数据线，并产生重写数据；以及路径控制器，连接至该数据线，并接收写入数据与该重写数据。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1a至图1e为非易失性存储单元的各种运作示意图。

图2为另一非易失性存储单元示意图。

图3为本发明非易失性存储元件。

图4a至图4d为本发明非易失性存储元件于编程动作时的信号传递示意图。

图5a为解码元件与编程寄存器示意图。

图5b为验证电路示意图。

图5c为路径控制电路示意图。

具体实施方式

众所周知，非易失性存储单元(non-volatilememorycell)中包括浮动栅晶体管(floatinggatetransistor)。于编程动作时，控制电子注入浮动栅极(floatinggate)的数量可以决定非易失性存储单元的储存状态。举例来说，未将电子注入浮动栅极时，非易失性存储单元为第一储存状态。以及，将多个电子注入浮动栅极时，非易失性存储单元为第二储存状态。

再者，于读取动作时，根据浮动栅极上电子的数量可以产生不同大小的读取电流。而感测放大器(senseamplifier)可根据读取电流的大小来决定非易失性存储单元的储存状态。举例来说，感测放大器接收读取电流。当读取电流很小时，非易失性存储单元被判定为第一储存状态。以及，当读取电流很大时，非易失性存储单元被判定为第二储存状态。基本上，非易失性存储单元的种类很多，以下介绍两种非易失性存储单元，但本发明并不限定于此。

请参照图1a至图1e其所绘示为非易失性存储单元的各种运作示意图。如图1a所示，非易失性存储单元100包括开关晶体管msw、浮动栅晶体管mf、选择晶体管mse、电容器ce、电容器cc。其中，开关晶体管msw、浮动栅晶体管mf、选择晶体管mse为p型晶体管。

开关晶体管msw、浮动栅晶体管mf与选择晶体管mse串接于源极线sl与位线bl之间。开关晶体管msw的控制端连接于字线wl、选择晶体管mse的控制端连接于选择栅极线sg。电容器ce与电容器cc的一端连接至浮动栅晶体管mf的浮动栅极，电容器ce的另一端连接至抹除线el，电容器cc的另一端连接至控制线cl。其中，源极线sl与位线bl之间作为编程路径(programpath)以及读取路径(readpath)。浮动栅极与抹除线el之间作为抹除路径(erasepath)。

如图1a与图1b所示，于编程动作时，动作(activate)字线wl与选择栅极线sg(例如，字线wl与选择栅极线sg接收0v而动作)，使得非易失性存储单元100为选定存储单元。

如图1a所示，当非易失性存储单元100欲编程为第一储存状态时，将第一电压vdd提供至源极线sl以及位线bl，将编程电压vpp提供至控制线cl与抹除线el。其中，编程电压vpp大于第一电压vdd，例如编程电压vpp为12v，第一电压vdd为5v。

由于源极线sl以及位线bl皆接收第一电压vdd，所以源极线sl与位线bl的编程路径并未产生编程电流(programcurrent)，并未有任何电子注入浮动栅晶体管mf的浮动栅极。因此，非易失性存储单元100被编程为第一储存状态。

如图1b所示，当非易失性存储单元100欲编程为第二储存状态时，将第一电压vdd提供至源极线sl，将接地电压(0v)提供至位线bl，将编程电压vpp提供至控制线cl与抹除线el。此时，源极线sl与位线bl的编程路径产生编程电流，使得电子注入浮动栅晶体管mf的浮动栅极。因此，非易失性存储单元100被编程为第二储存状态。

由图1a与图1b的偏压条件差异可知，当位线bl接收第一电压vdd时，非易失性存储单元100被编程为第一储存状态。当位线bl接收接地电压(0v)时，非易失性存储单元100被编程为第二储存状态。

如图1c与图1d所示，于读取动作时，动作字线wl与选择栅极线sg，使得非易失性存储单元100为选定存储单元。再者，将读取电压vr提供至源极线sl，将接地电压(0v)提供至位线bl、控制线cl与抹除线el。其中，读取电压vr小于第一电压vdd，例如读取电压vr为3.3v。

如图1c所示，非易失性存储单元100为第一储存状态，浮动栅晶体管mf的浮动栅极中未储存电子，源极线sl与位线bl的读取路径产生非常小几乎为零的读取电流(readcurrent)ir。

如图1d所示，非易失性存储单元100为第二储存状态，浮动栅晶体管mf的浮动栅极中储存电子，源极线sl与位线bl的读取路径产生较大的读取电流ir。

由图1c与图1d的说明可知，于读取动作时，根据位线bl上的读取电流大小即可判断非易失性存储单元100为第一储存状态或者第二储存状态。

举例来说，将感测放大器(senseamplifier)连接至位线bl用以接收读取电流ir。另外，感测放大器还接收参考电流iref。当读取电流ir小于参考电流iref时，感测放大器即决定非易失性存储单元100为第一储存状态。反之，当读取电流ir大于参考电流iref时，感测放大器即决定非易失性存储单元100为第二储存状态。基本上，可利用上述方式来运作的感测放大器的种类非常多，本发明并不限定感测放大器的电路结构。

如图1e所示，于抹除动作时，动作(activate)字线wl与选择栅极线sg，使得非易失性存储单元100为选定存储单元。再者，将接地电压(0v)提供至源极线sl、位线bl、控制线cl，将抹除电压vee提供至抹除线el。此时，浮动栅极上的电子即退出浮动栅极，并经由电容器ce传递至抹除线el。其中，抹除电压vee大于第一电压vdd，例如抹除电压vee为12v。

上述的非易失性存储单元由p型晶体管所组成。当然，也可以由n型晶体管所组成。请参照图2，其所绘示为另一非易失性存储单元示意图。非易失性存储单元200包括两个开关晶体管msw1与msw2、两个浮动栅晶体管mf1与mf2、选择晶体管mse、电容器ce、电容器cc。

相较于非易失性存储单元100，非易失性存储单元200的源极线sl与位线bl之间作为读取路径，编程线pl与浮动栅极之间作为编程路径，浮动栅极与抹除线el之间作为抹除路径。

如图2所示，于编程动作时，动作字线wlr与wlp、选择栅极线sg(例如，字线wlr与wlp、选择栅极线sg接收第一电压vdd而动作)，使得非易失性存储单元200为选定存储单元。再者，将第一电压vdd提供至源极线sl、位线bl，将编程电压vpp提供至控制线cl与抹除线el。

类似地，将第一电压vdd提供至编程线pl时，没有电子被注入浮动栅极，使得非易失性存储单元200被编程为第一储存状态。或者，将接地电压(0v)提供至编程线pl时，电子被注入浮动栅极，使得非易失性存储单元200被编程为第二储存状态。

当然，于读取动作时，利用非易失性存储单元200的读取路径，可于位线bl上产生读取电流。另外，于抹除动作时，利用非易失性存储单元200的抹除路径可将电子退出浮动栅极。详细的偏压不再赘述。

由以上的说明可知，于编程动作时，提供第一电压vdd或者接地电压(0v)至非易失性存储单元的特定线(specificline)，可使得非易失性存储单元被编程为第一储存状态或者第二储存状态。

请参照图3其所绘示为本发明非易失性存储元件。非易失性存储元件300包括存储单元阵列310、y解码器(ydecoder)320、感测放大器330、验证电路340、路径控制电路350、编程寄存器(programregister)360。其中，y解码器320、感测放大器330、验证电路340、路径控制电路350、编程寄存器360可视为外围电路。

存储单元阵列310包括多个存储单元312、314，每个存储单元312、314的结构可相同于图1a或者图2所示的非易失性存储单元100、200，但不限定于此。再者，存储单元312包括位线bl，存储单元314包括位线bl'。

再者，y解码器320包括多个解码元件(decodingelement)322、324。其中，解码元件322连接至位线bl与数据线dl，解码元件324连接至位线bl'与数据线dl'。于读取动作时，y解码器320中多个解码元件322、324其中之一会动作，其他解码元件不会动作。举例来说，于读取动作时，解码元件322动作，使得位线bl连接至数据线dl。

再者，感测放大器330连接至数据线dl以及验证电路340，感测放大器330可产生读取数据dr并传递至验证电路340。

编程寄存器360连接至数据线dl。于编程动作时，编程寄存器360根据数据线dl上的信号产生控制电压vctrl至存储单元阵列310。

验证电路340连接至感测放大器330以及数据线dl。于验证动作时，验证电路340接收读取数据dr以及编程寄存器360的回传数据db，并产生重写数据drew。

路径控制电路350连接至数据线dl与验证电路340。路径控制电路350可在各种动作中，将写入数据dw传递至数据线dl，或者将重写数据drew传递至数据线dl。

另外，非易失性存储元件300中，数据线dl'也会连接至其他对应的感测放大器、验证电路、路径控制电路与编程寄存器，此处不再赘述。

请参照图4a至图4d，其所绘示为本发明非易失性存储元件于编程动作时的信号传递示意图。以下的说明以存储单元312为选定存储单元，并对选定存储单元进行写入程序、读取程序、验证程序与再写入程序时，非易失性存储元件300中的信号传递路径。

如图4a所示，于写入程序时，路径控制电路350将非易失性存储元件300外部的写入数据dw传递至数据线dl。编程寄存器360接收数据线上dl的写入数据dw，并暂存于编程寄存器360。再者，编程寄存器360还将写入数据dw转换成控制电压vctrl传递至存储单元阵列310中的选定存储单元312。因此，根据控制电压vctrl，选定存储单元312即被编程为第一储存状态或者第二储存状态。另外，于写入程序时，感测放大器330与验证电路340不动作。

举例来说，当写入数据dw为"1"时，编程寄存器360储存写入数据dw，并产生第一电压vdd的控制电压vctrl，使得选定存储单元312被编程为第一储存状态。反之，当写入数据dw为"0"时，编程寄存器360储存写入数据dw，并产生接地电压(0v)的控制电压vctrl，使得选定存储单元被编程为第二储存状态。

如图4b所示，于读取程序时，解码元件322将位线bl连接至数据线dl，使得选定存储单元312产生读取电流ir至感测放大器330。因此，感测放大器330根据读取电流ir的大小决定选定存储单元312的储存状态。另外，于读取动作时，路径控制电路350、编程寄存器360与验证电路340不动作。

举例来说，当选定存储单元312产生的读取电流ir小于参考电流时，选定存储单元312被判定为第一储存状态，感测放大器330产生的读取数据dr为"0"。反之，当选定存储单元312产生的读取电流ir大于参考电流时，选定存储单元312被判定为第二储存状态，感测放大器330产生的读取数据dr为"1"。

如图4c所示，于验证程序时，编程寄存器360输出回传数据db至数据线dl，并传递至验证电路340，使得验证电路340根据回传数据db以及读取数据dr来判断选定存储单元312中储存状态正确性。其中，回传数据db即为写入程序时暂存于编程寄存器360的写入数据dw。

举例来说，当验证电路340确认选定存储单元312的储存状态正确时，即通过验证动作并结束编程动作。反之，当验证电路340确认选定存储单元312的储存状态错误时，验证电路340产生重写数据drew。

如图4d所示，于再写入程序时，路径控制电路350将重写数据drew传递至数据线dl。再者，编程寄存器360接收数据线上dl的重写数据drew，并暂存于编程寄存器360。再者，编程寄存器360更将重写数据drew转换成控制电压vctrl传递至存储单元阵列310中的选定存储单元312。因此，根据控制电压vctrl，选定存储单元312即再次被编程为第一储存状态或者第二储存状态。

由以上的说明可知，本发明的非易失性存储元件300具有外围电路，外围电路可于编程动作时对选定存储单元进行写入程序、读取程序、验证程序与再写入程序。而外围电路可以重复执行上述的程序直到通过验证程序并完成编程动作为止。换言之，当编程动作完成后，即可确认写入数据dw正确地写入选定存储单元。

以下介绍解码元件322、编程寄存器360、验证电路340、路径控制电路350的详细结构。

请参照图5a，其所绘示为解码元件与编程寄存器示意图。编程寄存器360包括：开关电路361、363，反相器(inverter)365、367、369以及逻辑电路362。其中，反相器367、369为三态反相器(tri-stateinverter)，开关电路361、363为传输栅(transmissiongate)。

开关电路361的第一端连接至数据线dl、第二端连接至节点a，二控制端分别受控于互补的二信号ydw、zydw。开关电路363的第一端连接至节点a、第二端连接至节点b，二控制端分别受控于互补的二信号enpgrd、zenpgrd。反相器365的输入端连接至节点b，输出端连接至节点c。反相器367的输入端连接至节点c，输出端连接至节点b，且反相器367受控于互补的二信号ydw、zydw以及互补的二信号enblat、zenblat。反相器369的输入端连接至节点c，输出端连接至节点a，且反相器369受控于互补的二信号latpb、zlatpb。逻辑电路362的第一输入端连接至节点c，第二输入端接收预充电信号sln，输出端产生控制电压vctrl。其中，逻辑电路362可为或非门(nor)。

另外，反相器367包括p型晶体管p1～p3以及n型晶体管n1～n3。p型晶体管p1的第一端接收第一电压vdd，控制端接收信号ydw。p型晶体管p2的第一端接收第一电压vdd，控制端接收该信号enblat，第二端连接至p型晶体管p1的第二端。p型晶体管p3的第一端连接至p型晶体管p1的第二端，第二端连接至节点b，控制端连接至节点c。n型晶体管n1的第一端连接至接地端，控制端接收信号zydw。n型晶体管n2的第一端连接至接地端，控制端接收信号zenblat，第二端连接至n型晶体管n1的第二端。n型晶体管n3的第一端连接至n型晶体管n1的第二端，第二端连接至节点b，控制端连接至节点c。

另外，反相器369包括p型晶体管p4、p5以及n型晶体管n4、n5。n型晶体管n4的第一端连接至接地端，控制端接收信号latpb。n型晶体管n5的第一端连接至n型晶体管n4的第二端，第二端连接至节点a，控制端连接至节点c。p型晶体管p4的第一端连接至第一电压vdd，控制端接收信号zlatpb。p型晶体管p5的第一端连接至p型晶体管p4的第二端，第二端连接至节点a，控制端连接至节点c。

另外，解码元件322包括开关电路329与预充电电路。其中，预充电电路包括晶体管p6。

预充电电路第一端连接至第一电压vdd，第二端连接至位线bl，控制端接收预充电信号sln。开关电路329的第一端连接至位线bl、第二端连接至数据线dl，二控制端分别受控于互补的二信号ydr、zydr。

请参照图5b，其所绘示为验证电路示意图。验证电路340包括开关电路341，反相器349、343、345以及逻辑电路347。其中，反相器349为三态反相器(tri-stateinverter)，且逻辑电路347可为与非门(nand)。

反相器349的输入端连接至数据线dl，输出端连接至节点d，且反相器349受控于信号latpb。开关电路341的第一端连接至节点d、第二端连接至节点e，二控制端分别受控于互补的二信号latpb、zlatpb。反相器343的输入端连接至节点e，反相器343的输出端连接至反相器345的输入端，反相器345的输出端连接至节点e。逻辑电路347的第一输入端连接至节点e，第二输入端接收读取数据dr，输出端产生重写数据drew。

另外，反相器349包括p型晶体管p7以及n型晶体管n6、n7。n型晶体管n6的第一端连接至接地端，控制端接收信号latpb。n型晶体管n7的第一端连接至n型晶体管n6的第二端，第二端连接至节点d，控制端连接至该数据线dl。p型晶体管p7的第一端连接至第一电压vdd，第二端连接至节点d，控制端连接至数据线dl。

请参照图5c，其所绘示为路径控制电路示意图。路径控制电路350包括开关电路351、353。

开关电路351的第一端连接至数据线dl、第二端接收写入数据dw，二控制端分别受控于互补的二信号write、zwrite。开关电路353的第一端连接至数据线dl、第二端接收重写数据drew，二控制端分别受控于互补的二信号rewrite、rewrite。

以下搭配图5a至图5c的电路来介绍写入程序、读取程序、验证程序与再写入程序。

首先，于写入程序时，路径控制电路350的开关电路351为连接状态(closestate)且开关电路353为打开状态(openstate)，写入数据dw传递至数据线dl。另外，在编程寄存器360中，开关电路361与363为连接状态(closestate)，反相器365与367动作，反相器369不动作，所以编程寄存器360接收数据信号dl上的写入数据dw。由于反相器365与367形成第一锁存器，所以节点b储存写入数据dw，节点c储存反相的写入数据dw。再者，预充电信号sln为逻辑高电平("1")，所以逻辑电路362的控制电压vctrl即由写入数据dw的逻辑电平来决定。

举例来说，当写入数据dw为逻辑高电平("1")时，逻辑电路362产生第一电压vdd的控制电压vctrl，使得选定存储单元312被编程为第一储存状态。反之，当写入数据dw为逻辑低电平("0")时，逻辑电路362产生接地电压(0v)，使得选定存储单元312被编程为第二储存状态。

另外，于写入程序时，感测放大器330、解码元件322与验证电路340不动作。

于读取程序时，感测放大器330动作。再者，解码元件322的开关电路329为连接状态(closestate)，使得位线bl连接至数据线dl。因此，选定存储单元312产生的读取电流ir由位线bl经由数据线dl传递至感测放大器330。再者，感测放大器330根据读取电流ir的大小决定选定存储单元312的储存状态。

举例来说，当选定存储单元312产生的读取电流ir小于参考电流时，选定存储单元312被判定为第一储存状态，感测放大器330产生的读取数据dr为逻辑低电平("0")。反之，当选定存储单元312产生的读取电流ir大于参考电流时，选定存储单元312被判定为第二储存状态，感测放大器330产生的读取数据dr为逻辑高电平("1")。

另外，于读取动作时，路径控制电路350、编程寄存器360与验证电路340未动作。

于验证程序时，编程寄存器360的开关电路361与363为连接状态(closestate)，反相器365、367、369动作，反相器365与367形成第一锁存器，反相器365与369形成第二锁存器。因此，回传数据db由编程寄存器360传递至数据线dl。其中，回传数据db为写入程序时储存于编程寄存器360的写入数据dw。

再者，在验证电路340中，反相器349、343、345动作，开关电路341为连接状态(closestate)，所以回传数据db由数据线dl传递至验证电路340。由于反相器345与343形成第三锁存器，所以节点e储存反相的回传数据db。因此，逻辑电路347根据读取数据dr与反相的回传数据db来产生重写数据drew。

举例来说，当读取数据dr与反相的回传数据db互补，或者读取数据dr与反相的回传数据db皆为逻辑低电平("0")时，逻辑电路347产生逻辑高电平("1")的重写数据drew。再者，当读取数据dr与反相的回传数据db皆为逻辑高电平("1")时，逻辑电路347产生逻辑低电平("0")的重写数据drew。

于再写入程序时，路径控制电路350的开关电路353为连接状态(closestate)且开关电路351为打开状态(openstate)，重写数据drew传递至数据线dl。同理，在编程寄存器360中，开关电路361与363为连接状态(closestate)，反相器365与367动作，反相器369不动作，所以写入数据dw由数据线dl传递至编程寄存器360。由于反相器365与367形成第一锁存器，所以节点b储存重写数据drew，节点c储存反相的写入数据drew。再者，预充电信号sln为逻辑高电平("0")，所以逻辑电路362的控制电压vctrl即由重写数据drew的逻辑电平来决定。因此，根据控制电压vctrl，选定存储单元312即再次被编程为第一储存状态或者第二储存状态。

再者，本发明并未限定于反相器367、369、349的实际电路。在此领域的技术人员可以设计其他功能类似的反相器并实现本发明。同理，本发明也未限定于开关电路329、361、363、341、351、353以及逻辑电路362、347的实际电路。在此领域的技术人员可以设计单一的n型晶体管或单一p型晶体管来作为开关电路，并利用单一控制信号来控制开关电路为连接状态(closestate)或者打开状态(openstate)。相同地，逻辑电路也可以利用其他的逻辑栅(logicgate)来实现。

由以上的说明可知，本发明提出一种非易失性存储元件及具数据验证与重写功能的外围电路。非易失性存储元件可于编程动作时对选定存储单元进行写入程序、读取程序、验证程序与再写入程序。而外围电路可以重复执行上述的程序直到通过验证程序并完成编程动作为止。换言之，当编程动作完成后，即可确认写入数据dw正确地写入选定存储单元。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

【符号说明】

100、200：非易失性存储单元

300：非易失性存储元件

310：存储单元阵列

312、314：存储单元

320：y解码器

322、324：解码单元

329、341、351、353、361、363：开关电路

330：感测放大器

340：验证电路

343、345、349、365、367、369：反相器

347、362：逻辑电路

350：路径控制电路

360：编程寄存器