实现双方向并行数据读取的非挥发存储阵列的制作方法

本发明涉及电路结构及存储技术领域，尤其涉及一种实现双方向并行数据读取的非挥发存储阵列。

背景技术：

传统的非挥发性存储器中在进行读操作时，一般打开一条字线(word-line，wl)，处于同一位线方向(word-wise)的多位数据可以由位线(bit-line，bl)方向并行读出。然而，当需要访问位于同一位线方向(bit-wise)的多位数据时，传统方案需要进行多次读操作以逐次打开多条字线从而逐个读出多个数据。

也即，在传统的单电阻结构(one-transistor-one-resistor，1t1r)阵列读取中，处于同一行(wl方向)的存储单元可以通过一次读操作并行读出。而对于处于同一列(bl方向)的存储单元来说，则无法实现并行读出而需要进行多次读操作对不同行的存储单元依次读取。造成同一列的数据读取功耗与延迟远远高于同一行的数据读取。

技术实现要素：

有鉴于此，本发明提供了一种实现双方向并行数据读取的非挥发存储阵列，以至少部分解决上述技术问题。

本发明提供的该实现双方向并行数据读取的非挥发存储阵列，包括：

存储单元阵列，每列的各个存储单元间通过各个存储单元的源线和第一位线连通，每行的各个存储单元间通过各个存储单元的第一字线和第二位线连通；

读取电路模块，连接每列的第一位线和每行的第二位线，实现数据读出；

和/或，每行的各个存储单元中具有第二字线互相连通，并连接至电压，或每列的各个存储单元中具有第二字线互相连通，并连接至电压。

其中：

一些实施例中，各个存储单元包括：

第一晶体管，其源极连接至所述源线，其栅极连接至所述第一字线；

阻变单元，其一端与所述第一晶体管的漏极实现串联连接，连接点作为分压点，阻变单元的另一端连接至所述第一位线；以及

第二晶体管，其栅极连接至所述分压点，其漏极连接至所述第二位线，其源极接地；

其中，所述第一晶体管与所述阻变单元实现电阻分压。

进一步的，其中的源线接地，所述的第一字线连接至电压，所述的第一位线和第二位线分别连接至读电压。

另一些实施例中，各个存储单元还可包括：

第n晶体管，该第n晶体管与第n-1晶体管串联连接，其中，n为大于2的整数。

进一步的，该第n晶体管的源极连接至第n-1晶体管的漏极，该第n晶体管的漏极连接至所述的第二位线，该第n晶体管的栅极连接至所述的第二字线。

本发明提供的该实现双方向并行数据读取的非挥发存储阵列，具有以下有益效果：

(1)针对在传统的1t1r阵列只能实现同一行(wl方向)的存储单元的并行读出，本发明支持同一列(tbl方向)的并行读出，可实现通过bl并行访问存储于同一条wl上的数据，同时通过tbl并行访问存储于同一条bl上的数据；

(2)本发明的双方向并行数据读取方式的实现，大幅度减小了需要读取不同行数据时的延迟与功耗，为存储数据的读取提供了更多的灵活性，在图像处理与机器学习的应用中有潜在的应用。

附图说明

图1是传统1t1r存储单元结构；

图2是基于图1中1t1r构建的存储单元阵列；

图3是对图2中存储单元阵列进行读操作的参考示意图；

图4是本发明一实施例2t1r存储单元结构；

图5是基于图4中2t1r构建的存储单元阵列；

图6是对图5中存储单元阵列进行列方向(bl方向)读取的参考示意图；

图7是对图5中存储单元阵列进行行方向(tbl方向)读取的参考示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

在新型电阻式存储器中，由单晶体管与单电阻结构(one-transistor-one-resistor，1t1r)构成的存储单元(如图1)被广泛采用，其阵列结构如图2所示.在阵列同一行中，1t1r中单晶体管的栅极由水平的字线(wordline，wl)相连。在阵列的同一列中，1t1r中单晶体管的源极一端由源线(sourceline，sl)相连、其电阻一端由位线(bitline，bl)相连。

在进行读操作时，请参见图3，对被选中存储单元(selectedcells)所在行的wl施加高电平(vdd)而对未被选中存储单元行的wl施加低电平(0v)；对所在列的bl施加读取电压vread而对sl施加低电平(0v)。由于存储单元的低电阻状态(低阻态)对bl快速放电，而高电阻状态(高阻态)对bl放电速度较慢，存储单元的阻值状态可通过灵敏放大器(senseamplifier，sa)由bl电流或电压信号的变化读出。低阻态对bl放电快sa读出0，高阻态对bl放电慢sa读出1，从而得到对该行存储单元的一次读取并行输出，而对于某一列存储单元的数据输出，则只能通过多次读取实现。

有鉴于此，本发明提供了一种实现双方向并行数据读取的非挥发存储阵列，在一些实施例中，该存储阵列包括：

存储单元阵列，如图5所示，每列的各个存储单元间通过各个存储单元的源线(sl)和第一位线(bl)连通，每行的各个存储单元间通过各个存储单元的第一字线(wl)和第二位线(tbl)连通；

读取电路模块，连接每列的第一位线和每行的第二位线，实现数据读出。

一些实施例中，请参见图4，该存储单元阵列中的各个存储单元包括：

第一晶体管(m1)，其源极连接至所述源线(sl)，其栅极连接至所述第一字线(wl)；

阻变单元(r1)，其一端与所述第一晶体管的漏极实现串联连接，连接点作为分压点，阻变单元(r1)的另一端连接至所述第一位线(bl)；以及

第二晶体管(m2)，其栅极连接至所述分压点，其漏极连接至所述第二位线(tbl)，其源极接地；

其中，所述第一晶体管(m1)与所述阻变单元(r1)实现电阻分压。

进一步的，其中的源线接地，所述的第一字线(wl)连接至电压，所述的第一位线(bl)和第二位线(tbl)分别连接至读电压。

本实施例中，再请参照图4所示，在本发明的存储单元阵列中的各个存储单元，其结构采用由两个晶体管(m1和m2)与一个存储单元(r1)构成的阻变型存储器(two-transistor-one-resistor，2t1r)，其中晶体管m1的源极与sl相连，m1的漏极与电阻性存储单元r1一端相连接，同时与晶体管m2的栅极相连。电阻性存储单元r1另一端与bl相连。m2的源极接地、漏极与正交位线(transposebitline，tbl)相连。其阵列组成如图5所示。相较于传统阵列结构(图2)，除水平方向的wl以及垂直方向的sl/bl之外，本发明加入了水平方向的tbl。阵列中存储的数据由垂直方向的bl和水平方向的tbl两个方向读出，相应地，本实施例中设置有两个读取电路模块，分别连接每列的第一位线和每行的第二位线实现行和列的数据读取。双方向的读取方式讨论如下：

图6所示为2t1r存储阵列的bl方向读取。在列方向的读取中，所有sl与tbl接低电平(0v)，未选中行的wl接低电平(0v)，选中行的wl接高电平(vdd)，选中列的bl接读电压(vread)。同一行中的选中单元可有垂直方向的bl并行读出。

图7所示为2t1r存储阵列的tbl方向读取。在列方向的读取中，所有wl接高电平(vdd)。未选中列的sl与bl接低电平(0v)。此状态下，未选中单元的m2晶体管栅极电压处于低电平状态而关闭，因此其在列方向读取过程中对于tbl上的电流或电压信号无影响。对于选中列，其sl施加电压vsl而bl施加另一个电压vbl。此状态下，m2的栅极电压由m1与r1的电阻分压决定。根据r1的电阻状态不同(高阻态或者低阻态)，m2的栅极电压不同而导致m2晶体管的开启或者关闭，从而在列方向读取过程中可以根据r1的阻值状态改变tbl的电流或电压信号状态。从而读出选中列的存储单元状态。

在另一些实施例中，上述的存储单元阵列中的各个存储单元还可以包括：

第n晶体管，该第n晶体管与第n-1晶体管串联连接，其中，n为大于2的整数。

进一步的，该第n晶体管的源极连接至第n-1晶体管的漏极，该第n晶体管的漏极连接至所述的第二位线，该第n晶体管的栅极连接至所述的第二字线。

由该种实施方式构成的存储阵列进一步包括：

每行的各个存储单元中具有第二字线互相连通，并连接至电压；或

每列的各个存储单元中具有第二字线互相连通，并连接至电压。

至此，本发明提供的该实现双方向并行数据读取的非挥发存储阵列，提通过采用多晶体管一阻变型存储单元的结构并增加一正交位线(transposebit-line，tbl)，可实现双方向并行数据访问的目的。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。