SRAM单元和SRAM存储器的制作方法

本发明涉及sram单元和sram存储器。

背景技术：

存储单元（即sram单元）是sram存储器中最基本、最重要的组成部分，占据了整个sram存储器面积的大部分。

sram单元一般包括数据锁存器，该数据锁存器包括存储数据反向的第一存储节点和第二存储节点。若第一存储节点为低电平，第二存储节点为高电平，则数据锁存器中存储的是0；若第一存储节点为高电平，第二存储节点为低电平，则数据锁存器中存储的是1。

现有的sram单元，在对数据锁存器进行写操作时，需要位线的辅助，而对数据锁存器进行读操作时，也需要通过位线输出数据，故与位线相关的设计既需要考虑写操作，又需要考虑读操作，这增加了sram单元的复杂程度和设计难度。

技术实现要素：

本发明的目的在于提供一种sram单元，其对数据锁存器进行写操作时，可不需要位线的辅助。

为实现上述目的，本发明提供一种sram单元，包括数据锁存器，该数据锁存器包括存储数据反向的第一存储节点和第二存储节点；还包括：第一传输管、第二传输管、第三传输管、第四传输管、第五传输管、第一字线、第二字线、第三字线和位线；

所述第一存储节点依次通过第一传输管和第三传输管后接地，第二存储节点依次通过第二传输管和第三传输管后接地，位线依次通过第四传输管和第五传输管后接地，第一传输管由第一字线控制导通或关断，第二传输管由第二字线控制导通或关断，第三传输管和第四传输管由第三字线控制导通或关断，第五传输管由第二存储节点控制导通或关断；

所述第二存储节点为高电平时，第五传输管导通；第二存储节点为底电平时，第五传输管关断。

对数据锁存器写0时，第一字线控制第一传输管导通，第二字线控制第二传输管关断，第三字线控制第三传输管导通，可使第一存储节点通过第一传输管和第三传输管与地导通，而第二存储节点与地断开，即可使第一存储节点被设为低电平，并使第二存储节点被设为高电平，从而完成对数据锁存器写0。

对数据锁存器写1时，第一字线控制第一传输管关断，第二字线控制第二传输管导通，第三字线控制第三传输管导通，可使第二存储节点通过第二传输管和第三传输管与地导通，而第一存储节点与地断开，即可使第二存储节点被设为低电平，并使第一存储节点被设为高电平，从而完成对数据锁存器写1。

读取数据锁存器中的数据时，第一字线控制第一传输管关断，第二字线控制第二传输管关断，第三字线控制第四传输管导通，且位线初始设置为高电平；若此时数据锁存器中存储的是0，即第一存储节点为低电平，第二存储节点为高电平，则第五传输管导通，位线通过第四传输管和第五传输管与地导通，即可使位线被设为低电平，以位线输出低电平为数据锁存器中存储的是0；若此时数据锁存器中存储的是1，即第一存储节点为高电平，第二存储节点为低电平，则第五传输管关断，即位线与地断开，位线保持高电平，以位线保持高电平为数据锁存器中存储的是1。

优选的，所述第一字线为高电平时，第一传输管导通；第一字线为底电平时，第一传输管关断；

所述第二字线为高电平时，第二传输管导通；第二字线为底电平时，第二传输管关断；

所述第三字线为高电平时，第三传输管和第四传输管导通；第三字线为底电平时，第三传输管和第四传输管关断。

优选的，所述第一传输管、第二传输管、第三传输管、第四传输管和第五传输管都为nmos管；

所述第一传输管的漏极与第一存储节点连接，第一传输管的栅极与第一字线连接；

所述第二传输管的漏极与第二存储节点连接，第二传输管的栅极与第二字线连接；

所述第一传输管、第二传输管的源极都与第三传输管的漏极连接，第三传输管的栅极与第三字线连接，第三传输管的源极接地；

所述第四传输管的源极与位线连接，第四传输管的栅极与第三字线连接，第四传输管的漏极与第五传输管的源极连接；

所述第五传输管的栅极与第二存储节点连接，第五传输管的漏极接地。

本发明还提供一种sram存储器，包括多个sram单元，该多个sram单元为上述的sram单元，各sram单元共用第一字线、第二字线和位线，且各sram单元分别独立配置第三字线。

需要对某一sram单元进行读写时，将该sram单元独立配置的第三字线设为高电平，再通过第一字线、第二字线和位线来进行读写，具体方法如上所述，不再赘述。

本发明的优点和有益效果在于：本发明提供的sram单元，其对数据锁存器进行写操作时，可不需要位线的辅助。

附图说明

图1是sram单元的示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

如图1所示，本发明提供一种sram单元，包括数据锁存器，该数据锁存器包括存储数据反向的第一存储节点q和第二存储节点qn；还包括：第一传输管pg1、第二传输管pg2、第三传输管pg3、第四传输管pg4、第五传输管pg5、第一字线wl1、第二字线wl2、第三字线wl3和位线bl；

所述第一存储节点q依次通过第一传输管pg1和第三传输管pg3后接地，第二存储节点qn依次通过第二传输管pg2和第三传输管pg3后接地，位线bl依次通过第四传输管pg4和第五传输管pg5后接地，第一传输管pg1由第一字线wl1控制导通或关断，第二传输管pg2由第二字线wl2控制导通或关断，第三传输管pg3和第四传输管pg4由第三字线wl3控制导通或关断，第五传输管pg5由第二存储节点qn控制导通或关断；

具体地，所述第一传输管pg1、第二传输管pg2、第三传输管pg3、第四传输管pg4和第五传输管pg5都为nmos管；

所述第一传输管pg1的漏极与第一存储节点q连接，第一传输管pg1的栅极与第一字线wl1连接；

所述第二传输管pg2的漏极与第二存储节点qn连接，第二传输管pg2的栅极与第二字线wl2连接；

所述第一传输管pg1、第二传输管pg2的源极都与第三传输管pg3的漏极连接，第三传输管pg3的栅极与第三字线wl3连接，第三传输管pg3的源极接地；

所述第四传输管pg4的源极与位线bl连接，第四传输管pg4的栅极与第三字线wl3连接，第四传输管pg4的漏极与第五传输管pg5的源极连接；

所述第五传输管pg5的栅极与第二存储节点qn连接，第五传输管pg5的漏极接地；

所述第一字线wl1为高电平时，第一传输管pg1导通；第一字线wl1为底电平时，第一传输管pg1关断；

所述第二字线wl2为高电平时，第二传输管pg2导通；第二字线wl2为底电平时，第二传输管pg2关断；

所述第三字线wl3为高电平时，第三传输管pg3和第四传输管pg4导通；第三字线wl3为底电平时，第三传输管pg3和第四传输管pg4关断。

所述第二存储节点qn为高电平时，第五传输管pg5导通；第二存储节点qn为底电平时，第五传输管pg5关断。

对数据锁存器写0时，第一字线wl1控制第一传输管pg1导通，第二字线wl2控制第二传输管pg2关断，第三字线wl3控制第三传输管pg3导通，可使第一存储节点q通过第一传输管pg1和第三传输管pg3与地导通，而第二存储节点qn与地断开，即可使第一存储节点q被设为低电平，并使第二存储节点qn被设为高电平，从而完成对数据锁存器写0。

对数据锁存器写1时，第一字线wl1控制第一传输管pg1关断，第二字线wl2控制第二传输管pg2导通，第三字线wl3控制第三传输管pg3导通，可使第二存储节点qn通过第二传输管pg2和第三传输管pg3与地导通，而第一存储节点q与地断开，即可使第二存储节点qn被设为低电平，并使第一存储节点q被设为高电平，从而完成对数据锁存器写1。

读取数据锁存器中的数据时，第一字线wl1控制第一传输管pg1关断，第二字线wl2控制第二传输管pg2关断，第三字线wl3控制第四传输管pg4导通，且位线bl初始设置为高电平；若此时数据锁存器中存储的是0，即第一存储节点q为低电平，第二存储节点qn为高电平，则第五传输管pg5导通，位线bl通过第四传输管pg4和第五传输管pg5与地导通，即可使位线bl被设为低电平，以位线bl输出低电平为数据锁存器中存储的是0；若此时数据锁存器中存储的是1，即第一存储节点q为高电平，第二存储节点qn为低电平，则第五传输管pg5关断，即位线bl与地断开，位线bl保持高电平，以位线bl保持高电平为数据锁存器中存储的是1。

本发明还提供一种sram存储器，包括多个sram单元，该多个sram单元为上述的sram单元，各sram单元共用第一字线wl1、第二字线wl2和位线bl，且各sram单元分别独立配置第三字线wl3。

需要对某一sram单元进行读写时，将该sram单元独立配置的第三字线wl3设为高电平，再通过第一字线wl1、第二字线wl2和位线bl来进行读写，具体方法如上所述，不再赘述。

本发明提供的sram单元，其对数据锁存器进行写操作时，可不需要位线bl的辅助；在对数据锁存器进行写操作时，位线bl可设置为高电平。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。